Сумматор с плавающей запятой в дополнительном коде

4. Содержание.doc

Разработка функциональной электрической схемы
Обоснование выбора серии интегральных микросхем4
Разработка принципиальной электрической схемы
Расчет потребляемой мощности устройства6
Расчет частоты синхронизирующего сигнала7
Временные диаграмм 8
Расчет быстродействия устройства 9
Список использованных источников 11

1. Титульник.doc

Уфимский государственный авиационный технический университет
вычислительной техники и защиты информации
к курсовому проекту по
ПОЯСНИТЕЛЬНАЯ ЗАПИСКА
(обозначение документа)
на курсовое проектирование по
Насырову Булату Ахатовичу
Руководитель проекта
Разработать и рассчитать сумматор чисел с плавающей запятой в
дополнительном коде отвечающий следующим требованиям: разрядность чисел
Элементная база ЭСЛ Быстродействие менее 25 мкс Потребляемая
мощность менее 30 Вт.
Разработать устройство выполняющее сложения операндов в формате с
плавающей запятой на базе интегральных микросхем изготовленных по
ПЗ - пояснительная записка
Схема устройства электрическая функциональная
Схема устройства электрическая принципиальная
Шило В. П. Популярные цифровые микросхемы: Справочник. 2- е изд. Испр.- Челябинск: Металлургия 1989.- 352 с.
Цифровые и аналоговые интегральные микросхемы: СправочникС. В. Якубовский Л. И. Ниссельсон В. И. Кулешова и др.: Под ред. С. В. Якубовского.- М.: Радио и связь 1990.- 496 с.
Аналоговые и цифровые интегральные схемы С. В. Якубовский Н. А. Барканов Б. П. Кудряшов; Под ред. С. В. Якубовского- М.: Сов. Радио 1979 336 с. ил.- ( Проектирование радиоэлектронной аппаратуры на интегральных микросхемах ).

3. Реферат.doc

В данном курсовом проекте спроектировано арифметическое устройство для сложения двух чисел в формате с плавающей запятой в дополнительном коде. Произведена разработка функциональной и принципиальной электрических схем рассчитаны потребляемая мощность устройства и быстродействие. В результате расчетов получены: потребляемая мощность – 21 Вт быстродействие – 074 мкс. В качестве элементной базы использовались элементы ЭСЛ.
Пояснительная записка выполнена на 11 листах графическая часть содержит схемы электрические принципиальную и функциональную а также временные диаграммы.
При проектировании использовались 7 источников.

6. ПЗ (Автосохраненный).doc

В современных ЭВМ широко используются различные арифметические устройства выполняющие те или иные операции. Применяются быстродействующие узлы ЭВМ ориентированные на выполнение конкретной задачи.
В данном курсовом проекте было спроектировано устройство для сложения двух чисел в формате с плавающей запятой в обратном коде. Устройство может использоваться в вычислительных системах системах автоматизированного управления производственными процессами системах обработки сигналов в адаптивных системах управления и во многих других областях.
Устройство не является самостоятельным устройством. Питание и синхронизирующие импульсы подводятся к сумматору от внешних устройств. Устройство спроектировано на элементной базе ЭСЛ.
Разработка функциональной электрической схемы сумматора двух чисел с плавающей запятой
Сумматор состоит из двух основных частей: управляющего и операционного автоматов. Управляющий автомат является автоматом Мура. Каждому состоянию соответствует свой управляющий сигнал для операционного автомата. На вход управляющего автомата подаются сигналы сброса пуска синхронизации.
Операционный автомат рассчитан на операцию сложения двух чисел в обратном коде с плавающей запятой. Причем мантисса содержит 16 разрядов включая два разряда под модифицированное представление знака
а порядок - шесть разрядов из которых один выделен под знак.
Если на вход сумматора податся сигнал сброса а затем пуска то первый шаг – это обнуление содержимого регистров сумматоров мантиссы RGSM и порядка RGSP а также регистра флагов RGE. Также происходит запись мантиссы и порядка обоих чисел в соответствующие регистры (RGMA RGMB RGPA RGPB). Комбинационная схема КС1 предназначена для инвертирования содержимого RGPB. Это необходимо для вычисления разности порядков в SMP. Эта разность через мультиплексор записывается в счетчик CT2. Схема KС2 - X1X2 анализирует знаки порядков в зависимости от них автомат проверяет данные разности на переполнение. Содержимое СT2 анализируется схемой КС4 – X3X4X5X6X7X10X11.В зависимости от содержимого СT2 происходит выравнивание порядков путем сдвига содержимого регистров RGMA или RGMB и через мультиплексор в счетчик записываются значения порядка RGPA или RGPB(тот что больше).
Далее мантиссы складываются в сумматоре мантисс результат записывается в регистр RGSM. Комбинационная схема КС3 анализирует полученный результат на нарушение нормализации. Если это произошло то производится необходимое количество сдвигов RGSM и увеличениеуменьшение порядка - RGSP. И снова проводится проверка порядков если произошло переполнение или наоборот машинный нуль то устанавливается соответствующий флаг в RGE.
После этого управляющим автоматом устанавливается сигнал готовности результата RDY.
Обоснование выбора серии интегральных микросхем
Принципиальная электрическая схема построена на элементной базе эмиттерно-связанной логики. В качестве основной серии интегральных микросхем выбрана серия К1500 так как эта серия включает все необходимые элементы для проектирования данного арифметического устройства.
Микросхемы серии К1500 используют напряжение питания Uп=-45 В. Напряжение логического нуля U0=-18 В. Напряжение логической единицы U1=-09 В.
Микросхемы данной серии обеспечивают высокое быстродействие необходимое для данного арифметического устройства. Недостатком этой серии является высокая мощность потребления микросхем и сравнительно невысокая помехоустойчивость что является характерной особенностью микросхем эмиттерно-связанной логики.
Выбор данной серии обусловлен тем что в данной серии есть все микросхемы нужные для проектировки данного устройства и имеет самое высокое быстродействие. Кроме того высокие технико-экономические показатели интегральной серии К1500 определили выбор этой серии в качестве основной элементной базы быстродействующих ЭВМ и других устройств совместно с которыми рассчитано использование спроектированного арифметического устройства.
В следующей таблице приведены основные параметры используемых микросхем.
Таблица 1 – Параметры используемых микросхем
четырехразрядный счетчик - сдвигающий регистр
шестиразрядный сумматор
восьмиразрядный универсальный регистр сдвига
шестиразрядный регистр хранения
трехразрядный четырехвходовый мультиплексор
логических элементов 2ИИ-НЕ
логических элементов 5ИЛИИЛИ-НЕ
логических элементов 2ИЛИИЛИ-НЕ со стробированием
логических элементов «исключающее ИЛИИЛИ-НЕ»
Разработка принципиальной электрической схемы устройства
Все микросхемы питаются от внешнего источника питания с напряжением U = -45В. Выводы микросхем «Общий» подключаются также к соответствующему потенциалу внешнего устройства. Уровень логической единицы на всех интегральных микросхемах составляет -09 В уровень логического нуля составляет -18В . Импульсы синхронизации запуска выполнения операции и сигнал сброса поступают от внешнего устройства.При поступлени сигнала запуска опереции управляющий автомат ( DD1-DD17 и DD19-DD23 ) переходит в состояние b1 и переводит триггер завершения операции (DD24 ) в нулевое состояние что разрешает синхроимпульсм поступать к автоматам. Помимо указанных сигналов к входной шине подключены регистр мантиссы А (RGMA) реализованный на микросхемах DD28-DD29 регистр мантиссы В на микросхемах DD30-DD31 (все эти элементы - универсальные 8-разрядные регистры сдвига) регистры порядка А на микросхеме DD32 и В на микросхеме DD33 (6-разрядные регистры хранения). К выходной шине подключены счетчик CT2 (микросхемы DD43-DD44) регистры мантиссы результата RGSM (DD47-DD48) и триггеры флагов которые находятся внутри управляющего автомата. Входная и выходная шины данных подключаются к внешнему устройству через две вилки ( XP1XP2 ) РП15 по 50 контактов каждая.
Мантиссы суммируются на микросхемах DD34-DD36 а порядки – на DD37. Эти микросхемы представляют из себя полные шестиразрядные сумматоры. Все сумматоры соединены последовательно. Перенос со старшего порядка подключается к первому.
Регистр сумматора порядков RGSP реализуется в виде двух четырехразрядных двоичных счетчиков DD43 DD44 с возможностью предварительной загрузки прямого и реверсивного счета.
Оставшиеся микросхемы используются для обеспечения соответствующего преобразования сигналов управляющего автомата в сигналы управления режимом микросхем вычисления логических условий для управляющего автомата и реализации выборки между несколькими источниками сигнала ( мультиплексоры DD39 - DD42 и DD45D46 ).
Расчет потребляемой мощности устройства
Расчет потребляемой мощности можно провести по формуле:
гдеPобщ – общая мощность потребления всей схемы Вт;
n – количество микросхем в схеме;
Pпот i – мощность потребления микросхемы Вт.
Подставляя в формулу данные из таблицы 1 получим значение потребляемой устройством мощности:
Робщ = 2×850 + 4×1215 + 6×850 + 2×630 + 6×350 + 2×310 + 17×120 + 3×250 + 4×300 + 3×465 = 21 Вт.
Расчет тактовой частоты генератора
Для расчета тактовой частоты генератора будем иметь в виду что по переднему фронту синхронизирующего импульса будут переключаться только триггеры состояния управляющего автомата а по заднему будет срабатывать операционный автомат иначе операционный автомат будет отставать от управляющего на один такт и управляющий автомат будет переключать состояния по еще не сформировавшимся условиям т.е не будет работать. Т.к. все регистры и триггера переключаются по спадающему синхроимпульсу то на операционный автомат нужно подавать инвертированный синхроимпульс. Значит синхроимпульс будет иметь 2 составляющие: максимальное время образования сигнала для переключения управляющего автомата и максимальное время образования сигнала для переключения регистров операционного автомата.
Время образования сигнала для переключения управляющего автомата состоит: из времени переключения регистров операционного автомата ( самый медленный - четырехразрядный счетчик - сдвигающий регистр - 55нс) образования условий переключения ( наибольшее время при выработке X5X6X10X11 - 4 логических элемента ) и обработки сигналов в комбинационной схеме управляющего автомата ( 3 логических элемента ). Время срабатывания логического элемента ИЛИНЕ-ИЛИ - 15 нс ИИ-НЕ — 18 нс элемента Исключающее ИЛИНЕ-ИЛИ – 29 нс.
В итоге : 55 + 3×15 + 4×18 + 29 = 201 нс.
Время образования сигнала для переключения регистров операционного автомата состоит: из времени переключения триггеров управляющего автомата ( 23 нс ) образования управляющих сигналов и времени срабатывания микросхем операционного автомата. В операционном автомате наибольшее время формирования требуемых сигналов наблюдается при суммировании мантисс чисел ( 3 сумматора ( 36 нс ) должны сработать последовательно ) и пропуска данных к регистрам мультиплексорами ( 24 нс ).
В итоге : 23 + 3×36 + 24 = 155 нс.
Для гарантированного функционирования разрабатываемого устройства выберем длительность импульса 174 и длительность между импульсами 40 нс.
Таким образом необходимая тактовая частота генератора синхроимпульсов составит: 140 × 109 Гц = 25 Мгц.
Для построения временных диаграмм выбраны 9 сигналов для типовой операции сложения двух чисел с разностью порядков +2 с момента появления первого положительного фронта синхронизирующего сигнала загружающего данные в регистры мантисс. На диаграммах указаны сигналы управляющего автомата: Y1 Y2 Y3 Y4 Y7 обеспечивающие типовой режим работы сумматора (нет переполнения нет машинного нуля нет необходимости в нормализации мантисс) сигнал X1 – соответствует знаку разности порядков а сигнал X2 – разница порядков равна нулю. На временных диаграммах представлены также синхронизирующие сигналы тактового генератора CL и сигнал конца операции RDY. Диаграммы приведены с учетом задержек на элементах и по логическим уровням напряжений ЭСЛ.
Расчет быстродействия сумматора
Среднее время выполнения операции после расчета по временному графу автомата Мура для данного устройства составляет 185 тактов. Подставим имеющиеся данные в формулу:
где nсред – среднее количество тактов для выполнения операции;
t - период тактовых импульсов.
Среднее быстродействие устройства составляет 074 мкс.
В данном курсовом проекте спроектировано арифметическое устройство для сложения двух чисел в формате с плавающей запятой в дополнительном коде. В качестве элементной базы использовались элементы эмиттерно-связанной логики. Мощность потребляемая устройством составляет 21 Вт; быстродействие устройства – 074 мкс. Устройство не является самостоятельным и используется совместно с внешним устройством.
Список использованных источников
Зубчук В.И. Справочник по цифровой схемотехнике. — К.: Техника 1990. — 448 с.
Схемотехника ЭВМ: Учебник для студентов вузов спец. ЭВМ Под ред. Г.Н. Соловьева. — М.: Высш. шк. 1985. — 391 с. ил.
Шило В.П. Популярные цифровые микросхемы: Справочник. 2-е изд. испр. — Челябинск: Металлургия 1989. — 352 с. (Массовая радиобиблиотека. Вып. IV).
Цифровые и аналоговые интегральные микросхемы: СправочникС.В. Якубовский Л.И. Нисельсон В.И. Кулешова и др.; Под ред. С.В. Якубовского. — М.: Радио и связь 1990. — 496 с.
Усатенко С.Т. Каченюк Т.К. Терехова М.В. Выполнение электрических схем по ЕСКД: Справочник. — 2-е изд. перераб. и доп. — Издательство стандартов 1992. — 316 с.
ГОСТ 2.707-81. Правила выполнения электрических схем цифровой вычислительной техники. — М.: Изд-во стандартов 1981. — 16 с.
ГОСТ 2.743-91. Обозначения условные графические в схемах. Элементы цифровой техники. — М.: Изд-во стандартов 1992. — 58 с.

функциональная схема.dwg

Эл.схема.dwg