Устройство сравнения четырехразрядных двоичных чисел

Раздел 4.docx

4 Разработка и описание принципиальной электрической схемы устройства
Разработаем согласно заданию принципиальную электрическую схему устройства сравнения четырехразрядных двоичных чисел (лист 2).
Принципиальная электрическая схема устройства состоит из двух регистров на микросхемах ЭКР1594ТМ8 (IN74ACT175) счетчика построенного на микросхеме ЭКР1594ИЕ18 (IN74ACT163) компаратора четырехразрядных двоичных чисел а также блока индикации состоящего из трех светодиодов и трех ограничивающих резисторов.
Регистр реализованный на микросхеме ЭКР1594ТМ8 (IN74ACT175) служит для для ввода четырехразрядного двоичного числа A. На принципиальной схеме регистр обозначен как DD2.
Построенный на микросхеме ЭКР1594ИЕ18 (IN74ACT163) счетчик обозначен на схеме как DD3 и служит для ввода четырехразрядного двоичного числа B.
Регистр DD13 необходимый хранения и вывода результата сравнения двоичных чисел A и B представляет собой микросхему ЭКР1594ТМ8 (IN74ACT175).
Блок индикации представлен в виде трех светодиодов HL1 HL2 HL3 а также трех ограничительных резисторов Rогр.
Компаратора четырехразрядных двоичных чисел реализован на микросхемах DD1.2 DD4 – DD12 которые представляют собой логические элементы основного базиса.
Управление регистрами и счетчиком осуществляется по положительному фронту импульсов.
Счетчик DD3 работает в режиме предустановки для обеспечения которого на его входы CEP и CET подается постоянный уровень логической единицы а на вход подается постоянный уровень логического нуля. Для подачи входы CEP и CET уровня логической единицы используется инвертор DD1.1.
Сначала сравниваемые числа А и В а также сигналы управления подающиеся на схему через двенадцатиразрядную шину данных и сигналов управления поступают на входы микросхемы регистра DD2 и микросхемы счетчика DD3. На входы компаратора четырехразрядное двоичное число A поступает с выходов регистра DD2 а четырехразрядное двоичное число B с выходов счетчика DD3.
Входной регистр DD2 счетчик DD3 инверторы компаратора DD4 и DD1.2 а также конъюнкторы DD5 – DD7 подключены к шестнадцатиразрядной шине данных.
После обработки информации в узлах компаратора данные поступают на выходной регистр DD13 с тремя подключенными входами и выходами. Для подачи управляющих импульсов входы С и R микросхемы DD13 подключены к двенадцатиразрядной шине данных и сигналов управления. На трех выходах регистра DD13 формируется результат сравнения двух четырехразрядных чисел А и В.
Параллельно к выходам регистра DD13 подключается блок индикации который состоит из трех ограничивающих диодов и трех светодиодов подключенных к корпусу устройства.
С выходного регистра сигналы поступают на блок индикации состоящий из трех светодиодов и трех ограничивающих резисторов включенных плюсом к выходному регистру а минусом к корпусу устройства. При наличии на одном из выходов регистра уровня логической единицы будет соответствующий работать соответствующий диод.
В соответствии с исходными данными для сравнения даны четырехразрядные двоичные числа А=D(16)=1011(2) операнд B=7(16)=0111(2).
Выходы данных микросхем подключены к выходному регистру DD13 который служит для сохранения и вывода результатов сравнения.
Так как операнд A больше операнда B уровень логической единицы должен быть только на выходе Q0 регистра DD13. Предшествует появлению данного уровня сигнала ввод двоичных чисел A и В в регистр DD2 и счетчик DD3 соответственно передача чисел к узлам компаратора прохождение данных через DD1.2 DD4 – DD12 и ввод результатов в выходной регистр DD13.

List 1 A3 (2).dwg

Компаратор четырехразрядных двоичных чисел. Схема логическая

Раздел 3.docx

3 АНАЛИЗ И ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ
В соответствии с заданием проанализируем и выберем микросхемы для устройства сравнения нам понадобятся: синхронный четырехразрядный двоичный счетчик с синхронным сбросом четыре D-триггера с общими входами управления и сброса логические элементы «НЕ»логические элементы «2И» логические элементы «2 ИЛИ» логические элементы «4И» и «3И». Все элементы должны относиться к схемотехнике КМОП иметь высокое быстродействие и малую потребляемую мощность.
Всем вышеперечисленным требованиям соответствуют микросхемы серии ЭКР1594 и ЭКР5594.
В качестве четырехразрядного счетчика используем микросхемуIN74ACT163 (1594ИЕ18). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 11.
Таблица состояний микросхемы IN74ACT163 (1594ИЕ18)
– питание; 8 – общий.
Рисунок 11 – Синхронный четырехразрядный двоичный счетчик с синхронным сбросомIN74ACT163 (1594ИЕ18)
Микросхема IN74AC163 представляет собой двоичный четырехразрядный счетчик с параллельным вводом-выводом данных. Предустановка со входов D0 D3 осуществляется по положительному перепаду импульса на входе С и при низком уровне на входе . Счет на увеличение выполняется при высоком уровне на входе СEP СET и . Вход предназначен для сброса счетчика в нулевое состояние и происходит он при подаче низкого уровня на вход.
Основные статические и динамические параметры микросхемы IN74ACT163 представлены в таблице 4.
В качестве регистров используем микросхему IN74ACT175 (1594ТМ8). Условное графическое обозначение и цоколевка микросхемы представлены на рисунке 12.
Таблица состояний микросхемы IN74ACT175 (1594ТМ8)
Рисунок 12 – Четыре D-триггера с общими входами управления и сброса IN74ACT175 (1594ТМ8)
Микросхема имеет прямой динамический вход синхронизации С и инверсный вход сброса R. Ввод данных осуществляется на входы D0 D1 D2 D3 в параллельном коде. Выходные значения микросхемы можно снимать как с прямых так и с инверсных выходов. Установка со входов D0 D3 осуществляется по положительному перепаду импульса на входе С и при высоком уровне на входе D если же на входе D низкий уровень то происходит сброс. Вход предназначен для общего сброса триггера в нулевое состояние и происходит он при подаче низкого уровня на вход.
Основные статические и динамические параметры микросхемы IN74ACT175 представлены в таблице 4.
Микросхема IN74ACT04(1594ЛН1) представляет собой 6 логических элементов «НЕ».Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 13.
При подаче на входы микросхемы высоких уровней сигнала на выходе получим низкий и наоборот.
Микросхема 1594ЛИ1 представляет собой 4 логических элемента «2И».Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 14.
Логический элемент реализующий функцию конъюнкции называется схемой совпадения. Если на все входы микросхемы мы подадим высокий уровень сигнала то на выходе получим высокий уровень. В остальных случаях на выходе будет низкий уровень сигнала.
– питание; 7 – общий.
Рисунок 13 – Шесть логических элементов «НЕ»
Рисунок 14 – Четыре логических элемента «2И»
Микросхема 1594ЛЛ1 представляет собой 4 логических элемента «2ИЛИ».Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 15.
Если мы подадим на все входы низкий уровень сигнала то на выходе также получим низкий уровень. В остальных случаях мы получаем высокий уровень сигнала.
Рисунок 15 – Четыре логических элемента «2 ИЛИ»
Для четырех входов возьмем микросхему IN74ACT21 (1594ЛИ6)представленную с таблицей истинности на рисунке 16. Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 16.
Рисунок 16 – Два логических элемента «4И»
Данная схема представляет собой 2 логических элемента «4И» и работает аналогично IN74ACT08 т.е. если на все входы микросхем мы подадим высокий уровень сигнала то на выходе получим высокий уровень а в остальных случаях на выходе будет низкий уровень сигнала.
Схема IN74ACT11 представляет собой 3 логических элемента «3И». Условное графическое обозначение и таблица истинности микросхемы представлены на рисунке 17.
Рисунок 17 – Три логических элемента «3И»
При подаче на все входы логические «1» на выходах получаем также логические «1». Если хотя на одном из входов имеется логический «0» то на соответствующем выходе будет логический «0».
Основные параметры микросхем IN74ACT04 IN74ACT08 IN74ACT32 IN74ACT21IN74ACT11 IN74ACT163 и IN74ACT175представлены в таблице 4.
Таблица 4 - Основные электрические параметры выбранных микросхем
Обозначение микросхемы
IN74ACT04 (ЭКР 1594ЛН1)
IN74ACT21 (ЭКР1594ЛИ6)
Напряжение питания – 50 В±10%.
Диапазон рабочих температур – от -45 до +85°С.
Максимальный потребляемый ток Iпот указан для выходного тока
Уровни выходных напряжений и указаны для выходного тока ≤50 мкА.
Рассчитаем Rогр для светодиода 3Л365А рабочие параметры которого приведены в таблице 5.
Таблица 5 – Рабочие параметры светодиода 3Л365А
Значения параметров при T = 25 ºC
Предельные значения при
Расчет будем проводить по формуле:
где US – напряжение питания;
UL– прямое напряжение расчётное для каждого типа диодов (как правило от 2 до 4 вольт);
I – ток светодиода это значение должно быть меньше максимально допустимого.
Rогр = (49 - 2)24 = 1208 (Ом)
Согласно расчётам номинальное сопротивление Rогр должно быть не меньше 1208 Ом. Для нашей схемы возьмем ограничительное сопротивление равным 150 Ом. Для этих целей нам подойдет резистор МЛТ-2-150ОМ±5% ОЖО467180ТУ. Рабочие характеристики резистора ОЖО467180ТУ приведены в таблице 6.
Таблица 6 – Рабочие характеристики резистора ОЖО467180ТУ

List 3 A4.dwg

Устройство сравнения двоичных чисел. Перечень элементов
Микросхема ЭКР1594ЛН1 (IN74ACT04)
Микросхема ЭКР1594ТМ8 (IN74ACТ175)
Микросхема ЭКР1594ИЕ18 (IN74ACT163)
Микросхема ЭКР1594ЛЛ1 (IN74ACT32)
Микросхема ЭКР1594ЛИ1 (IN74ACT08)
Микросхема ЭКР1594ЛИ6 (IN74ACT21)
Конденсатор КМ ОЖО.460.061 ТУ КМ-6а-Н90-01 мкФ
Розетка СНО 68-1856×13Р-2 бРО 354022 ТУ
Вилка СНО 60-1870×143-1-8 б РО 364022 ТУ
Микросхема ЭКР1594ЛИ3 (IN74ACT11)

List 1 A3.dwg

Компаратор четыре-nхразрядных двоичных чисел. Схема логическая

Титульник.docx

МИНИСТЕРСТВО СВЯЗИ И ИНФОРМАТИЗАЦИИ РЕСПУБЛИКИ БЕЛАРУСЬ
Учреждение образования
«ВЫСШИЙ ГОСУДАРСТВЕННЫЙ КОЛЛЕДЖ СВЯЗИ»
ФАКУЛЬТЕТ ЭЛЕКТРОСВЯЗИ
КАФЕДРА ИНФОКОММУНИКАЦИОННЫХ ТЕХНОЛОГИЙ
УСТРОЙСТВО СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ
Пояснительная записка
«ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА»
Руководитель В. И. Богородов

Заключение.docx

В результате выполнения задания курсового проектирования было разработано устройство сравнения четырехразрядных двоичных чисел.
При разработке использовались интегральные микросхемы стандартной логики схемотехники КМОП серии 1594 (IN74ACTXXXN D DW). Для реализации устройства задействовано 13 микросхем из них 10 микросхем представляют собой логические элементы основного базиса заключенные в один корпус используемые для реализации основного узла устройства – компаратора четырехразрядных двоичных чисел.
Устройство сравнения четырехразрядных двоичных чисел включает в себя регистр и счетчик которые служат для ввода сравниваемых двоичных чисел А и В регистр для сохранения и вывода результата сравнения а также компаратора четырехразрядных двоичных чисел в котором непосредственно и происходит сравнение.
Устройство содержит блок индикации который служит для отображения результата сравнения.
Расчеты быстродействия и потребляемой мощности разработанного устройства показали что минимальным временем задержки сигнала от входа к выходу является время 1437 нс. Максимальная частота тактовых импульсов равна 6958 МГц. Устройство работает при средней потребляемой мощности 32 мВт.

Введение.docx

КЦУ предназначенное для сравнение двух двоичных чисел называется компаратором.
Компараторы используются в центральных процессорах и микроконтроллерах где выполняют роль выявления нужного числа (слова) в цифровых последовательностях в часовых приборах – для отметки времени для выполнения условных переходов в вычислительных устройствах а также в адресных селекторах.
Компаратор имеет две группы входов. На одну из них поступает разряды числа А на другую – разряды числа В.
Появление единичного сигнала на одном из трёх выходов компаратора фиксирует результат сравнения. Эти соотношения используются как логические условия (признаки) в микропрограммах также в устройствах автоматического контроля и диагностики и т.д.
Использование компараторов в технике связи довольно разнообразно. Они задействованы в работе коммутационных полей систем передачи и в работе цифровой измерительной аппаратуры.
На сегодняшний день разработка устройств сравнение двоичных чисел актуальна.

Раздел 1.docx

1 ОПИСАНИЕ ПРИНЦИПА РАБОТЫ ЗАДАННОЙ СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ УСТРОЙСТВА СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ
Структурная электрическая схема устройства сравнения двоичных чисел представлена на рисунке 1.
Рисунок 1 - Устройство сравнения двоичных чисел. Схема электрическая структурная
Рассмотрим назначение узлов входящих в структурную схему устройства сравнения. Компаратор Y3 предназначен для сравнения четырехразрядных двоичных чисел А=D(16)=1101(2) и B=7(16)=0111(2) представленных разрядами a3 a0 и b3 b0. На выходах компаратора формируются сигналы фиксирующие результат сравнения. Регистр Y1 предназначен для параллельного ввода четырехразрядного операнда A в двоичной СС значение которого может менятся в пределах от 0 до F в шестнадцатеричной СС. Счетчик Y2 предназначен для параллельного ввода операнда B в двоичной СС значение которого может менятся от 0 до 8 так как коэффициент пересчета равен 9. Регистр Y4 предназначен для фиксации результата сравнения который представляет собой трехразрядное слово. Блок индикации Y5 предназначен для индикации результата сравнения с помощью светодиодных индикаторов. Работа устройства синхронизируется тактовыми импульсами Uс. Процесс функционирования устройства поясняется временной диаграммой которая представлена на рисунке 2.
Рисунок 2 - Временная диаграмма поясняющая процесс функционирования устройства сравнения двоичных чисел
В момент времени t1 по отрицательному фронту тактового импульса (рисунок 2) начинается ввод операндов А и В в регистр Y1 и счетчик Y2 (рисунок 1). К моменту времени t2 ввод заканчивается и начинается процесс сравнения в компараторе. Этот процесс в худшем случае завершается к моменту времени t3. Затем по положительному фронту тактового импульса результат сравнения фиксируется в регистре Y4 и одновременно поступает в блок индикации Y5. Например при сравнении равных операндов A = B = 1101(2) на выходе FA = B компаратора Y3 вырабатывается единичный сигнал а на выходах FA B и FA > B вырабатываются нулевые сигналы.

Раздел 5.docx

5 РАСЧЕТ БЫСТРОДЕЙСТВИЯ И ПОТРЕБЛЯЕМОЙ МОЩНОСТИ
Рассчитаем быстродействие и потребляемую мощность устройства сравнения четырехразрядных двоичных чисел. Для расчета быстродействия необходимо определить минимальный период и максимальную частоту тактовых импульсов. Для определения минимального периода необходимо просуммировать среднее время задержки распространения сигнала во всех узлах устройства которые работают последовательно. Если устройства соединены параллельно то они сравниваются и выбирается наибольшее время задержки.
Среднее время задержки находится по формуле:
где – время задержки распространения сигнала от входа к выходу логического элемента при включении нс;
– время задержки распространения сигнала от входа к выходу логического элемента при выключении нс.
Рассчитаем среднее время задержки при загрузке исходных данных. Так как регистр ЭКР1594ТМ8 (IN74ACT175) и счетчик ЭКР1594ИЕ18 (IN74ACT163) работают параллельно то время задержки будет определяться большим значением времени задержки.
Определим среднее время задержки регистра ЭКР1594ТМ8 (IN74ACT175).
t зд.р.ср. DD2 = (11 10-9 + 12 10-9) 2 = 115 нс.
Определим среднее время задержки счетчика ЭКР1594ИЕ18 (IN74ACT163).
t зд.р.ср. DD3 = (11 10-9 + 12 10-9) 2 = 115 нс.
Из расчетов видно что время задержки регистра и счетчика одинаковы а именно 115 нс.
Определим среднее время задержки для инвертора ЭКР1594ЛН1 (IN74ACT04).
t зд.р.ср DD1 DD4 = (9 10-9 + 85 10-9) 2 = 875 нс.
Рассчитаем среднее время задержки при выводе результатов операции. Определим среднее время задержки регистра ЭКР1594ТМ8 (IN74ACT175).
t зд.р.ср. DD13 = (11 10-9 + 12 10-9) 2 = 115 нс.
Определим среднее время задержки четырехразрядного двоичного компаратора.
Для микросхемы ЭКР1594ЛИ1 (IN74ACT08):
QUOTE t зд.р.ср DD5 – DD7 DD10 = (10 10-9 +10 10-9) 2 = 10 нс.
Для микросхемы ЭКР1594ЛИ3 (IN74ACT11):
QUOTE t зд.р.ср DD9 = (10 10-9 + 95 10-9) 2= 975 нс.
Для микросхемы ЭКР1594ЛИ6 (IN74ACT21):
QUOTE t зд.р.ср DD11=(9 10-9 +10 10-9) 2 = 95 нс.
Для микросхемы ЭКР1594ЛЛ1 (IN74ACT32):
QUOTE t зд.р.ср DD8 DD12= (10 10-9 +10 10-9) 2 = 10 нс.
Рассчитаем время задержки для сравнения одного разряда операнда А с разрядом операнда Б:
t зд.р.ср компар. QUOTE = 2 875 10-9 + 4 10 10-9 + 975 10-9 + 95 10-9 +
+ 2 10 10-9 = 9675 нс.
Теперь рассчитаем среднее время задержки для всего устройства.
t зд.р.ср.общ. = 115 10-9 + 115 10-9 + 9675 10-9+8.75 10-9 = 128.5 нс.
Полученное время задержки умножим на коэффициент равный 12 для учета скважности тактовых импульсов.
t зд.р.ср.общ.= 128.5 10-9 12 = 154.2 нс.
Частоту тактовых импульсов определим по формуле
f= 1 154.2 10-9 = 6485 МГц;
Для того чтобы рассчитать среднюю потребляемую мощность необходимо определить потребляемую мощность каждого элемента а затем просуммировать полученные результаты.
Pпот. ср. = Uи.п. Iпот. (7)
где Uи.п. - напряжение источника питания и для микросхем логики КМОП Uи.п =5В;
Iпот. - средняя потребляемая мощность мА.
Pпот. ср. DD380 10–6 5= 04 мВт;
Pпот. ср. DD2 DD13= 80 10–6 5= 04 мВт;
Pпот. ср. DD1 DD4= 40 10–6 5= 02 мВт;
Pпот. ср. DD5 DD6 DD7 DD9= 40 10–6 5= 02 мВт;
Pпот. ср. DD8 DD10= 40 10–6 5= 02 мВт;
Pпот. ср DD12= 40 10–6 5= 02 мВт;
Pпот. ср. DD11= 40 10–6 5= 02 мВт.
Рассчитаем общую потребляемую мощность:
Pпот. ср.общ = 2 04 + 04 + 2 02 + 4 02 + 02 + 02 + 2 02 = 32 мВт.

Задание.docx

Учреждение образования «Высший государственный колледж связи»
(наименование высшего учебного заведения)
по курсовому проектированию
курса гр.ПО211 Д. С. Бабанину
«Устройство сравнения двоичных чисел» по дисциплине
«Цифровые и микропроцессорные устройства» вариант № 4.6.
Сроки сдачи студентом законченного проекта
Исходные данные к проекту
Операнд А=D(16)=1011(2) операнд
B=7(16)=0111(2). Коэффициент пересчета счетчика Кпер = 9. Микросхемы
схемотехники КМОП серии 1594 1564.
Содержание расчетно-пояснительной записки (перечень подлежащих разработке
Описание принципа работы заданной структурной электрической схемы
устройства сравнения двоичных чисел.
Теоретическое обоснование и логическое проектирование узлов устройства.
1 Назначение и принцип построения компараторов четырехразрядных
2 Разработка логической схемы счетчика с коэффициентом пересчета
3 Разработка логической схемы компаратора четырехразрядных двоичных
чисел в основном базисе.
Анализ и выбор элементной базы.
Разработка и описание принципиальной электрической схемы устройства.
Расчет быстродействия и потребляемой мощности.
Перечень графического материала (с точным указанием обязательных чертежей и графиков)1. Компаратор четырехразрядных двоичных чисел. Схема логическая (формат А3).
Лист 2. Устройство сравнения двоичных чисел. Схема электрическая
принципиальная (формат А2).
Лист 3. Устройство сравнения двоичных чисел. Перечень элементов (формат А4).
Консультанты по проекту (с указанием разделов проекта)
Календарный график работы над проектом на весь период проектирования (с ука-
занием сроков выполнения и трудоемкости отдельных этапов)
Неделя 1 – Введение. Раздел 1 – 10 %.
Неделя 2 3 – Раздел 2 – 20 %.
Неделя 4 5 – Раздел 3 – 25 %.
Неделя 6 7 – Раздел 4 – 25 %.
Неделя 8 – Раздел 5. Заключение. Литература. Оформление поясни-
тельной записки – 20 %.
Задание принял к исполнению
01.2015 г. Д. С. Бабанин
(дата и подпись студента)

List 3 A4 (2).dwg

Устройство сравнения двоичных чисел. Перечень элементов
ЭКР1594ЛН1 (IN74ACT04)
ЭКР1594ТМ8 (IN74ACТ175)
ЭКР1594ИЕ18 (IN74ACT163)
ЭКР1594ЛЛ1 (IN74ACT32)
ЭКР1594ЛИ1 (IN74ACT08)
ЭКР1594ЛИ6 (IN74ACT21)
Конденсатор КМ ОЖО.460.061 ТУ КМ-6а-Н90-01 мкФ
Розетка СНО 68-1856×13Р-2 бРО 354022 ТУ
Вилка СНО 60-1870×143-1-8 б РО 364022 ТУ
ЭКР1594ЛИ3 (IN74ACT11)
Резистор ЭМТ-0.25-100±5%

List 2 A2.dwg

Устройство умножения двоичных чисел.nСхема логическая
Устройство сравнения двоичных чисел.nСхема электрическая принципиальная
Вывод 14 DD1 DD4 DD12 - питание;nВывод 7 DD1 DD4 DD12 - общий;nВывод 16 DD2 DD3 DD13 - питание;nВывод 8 DD2 DD3 DD13 - общий;

List 2 A2 (2).dwg

Устройство умножения двоичных чисел.nСхема логическая
Устройство сравнения двоичных чисел.nСхема электрическая принципиальная
Вывод 14 DD1 DD4 DD12 - питание;nВывод 7 DD1 DD4 DD12 - общий;nВывод 16 DD2 DD3 DD13 - питание;nВывод 8 DD2 DD3 DD13 - общий;

Литература.docx

Микросхемы интегральные. Термины и определения:ГОСТ 17021-88 ЕСКД. – Введ. 1990-01-01. – М.:Изд-во стандартов 1989.
Обозначения буквенно-позиционные в электрических схемах:ГОСТ 2.710-81 ЕСКД. – Введ. 1983-01-01. – М.:Изд-во стандартов 1982.
Обозначения условные графические в электрических схемах. Элементы цифровой техники:ГОСТ 2.743-91 ЕСКД. – Введ. 1993-01-01. – М.:Изд-во стандартов 1992.
Общие требования к текстовым документам:ГОСТ 1.105-95 ЕСКД. – Введ. 1997-01-01. – М.:Изд-во стандартов 1996.
Стандарт предприятия. Курсовое и дипломное проектирование:СТП ВГКС 1.01-2005. – Введ. 2005-01-01. – Минск:ВГКС 2004. – 107 с.
Браммер Ю. А. Цифровые устройства: учеб. пособие для вузов Ю. А. Браммер И. М. Пащук. – М. : Высш. Шк. 2004. – 229 с.
Цифровые и микропроцессорные устройства: Лабораторный практикум для студентов специальностей 2-450103 – Сети телекоммуникаций 2450102 – Системы радиосвязи радиовещания и телевидения. В4ч.сост. В. И. Богородов. – Минск:ВГКС 2009. – Ч.1 – 84 с; Ч.2 – 63 с.
Цифровые интегральные микросхемы:справочник 2-е изд. перераб и доп.М.И. Богданович [и др.]. – Мн.:Беларусь Полымя 1996. – 605 с.

Раздел 2.docx

2 ТЕОРЕТИЧЕСКОЕ ОБОСНОВАНИЕ И ЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕ УЗЛОВ УСТРОЙСТВА СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ
1 Назначение и принцип построения компараторов четырехразрядных двоичных чисел
Компаратором (устройством сравнения) называется КЦУ которое предназначено для сравнения двух двоичных чисел. УГО компаратора четырехразрядных двоичных чисел (рисунок 3) представляет собой прямоугольник с аббревиатурой COMP во внутреннем поле.
Рисунок 3 - Условное графическое обозначение четырехразрядного компаратора двоичных чисел
Компаратор имеет две группы входов. На одну из них поступают разряды числа А на другую группу – разряды числа В.
Появление единичного сигнала на одном из трех выходов компаратора фиксирует результат сравнения. Эти соотношения используются как логические условия (признаки) в микропрограммах в устройствах автоматического контроля и диагностики и т.д.
В таблице 1 показана связь между сигналами на выходах и входах компаратора при сравнении одноразрядных чисел ai и bi которые могут быть равны единице или нулю. На соответствующем выходе появляется единичный сигнал когда в должном соотношении находятся коды на входах. Например если ai=1 bi=1 (числа одинаковы) то функция характеризующая равенство чисел FA=B=1 а функции характеризующие их неравенство FAB=0 и FA>B=0. Аналогично заполняются другие строки таблицы.
Таблица 1 – Таблица истинности одноразрядного компаратора
Логические аргументы
По данным таблицы 1 запишем логические функции для одноразрядного компаратора в СДНФ:
Если значения ai и bi таковы что правые части функций принимают единичные значения то соотношения указанные в индексах левых частей выполняются. Если правые части функций принимают нулевые значения то соотношения между ai и bi противоположны указанным.
Логическая схема одноразрядного компаратора реализующая функции (1) приведена на рисунке 4.
Рисунок 4 – Логическая схема одноразрядного компаратора
Остановимся подробнее на равенстве чисел. Заметим что функция FA=B функция «Равнозначность». По смыслу она противоположна функции FAB «Неравнозначность»:
Поэтому проверку равенства одноименных разрядов двух чисел можно осуществить используя логический элемент «Исключающее ИЛИ» дополненный инвертором (рисунок 5).
Когда цифры в одноименных разрядах чисел А и В одинаковы то на выходах всех логических элементов «Исключающее ИЛИ» нулевые сигналы и функция FA=B=1. Если хотя бы в одной паре разрядов находятся разные цифры то на выходе соответствующего логического элемента «Исключающее ИЛИ» единичный сигнал и функция FA=B=0 что указывает на неравенство чисел А и В.
Рисунок 5 – Логическая схема для проверки равенства двух многоразрядных двоичных чисел
Рассмотрим теперь неравенство чисел используя выражение (1). Пусть А > В. Выявление такого неравенства начинается со старших разрядов; если они равны то сравнивается следующая пара одноименных разрядов и т.д. Например в случае трехразрядных чисел могут быть следующие варианты:
неравенство цифр в старших разрядах (a2 > b2) что в соответствии с (1) представляется выражением . При этом неравенство чисел А > В описывается тем же выражением;
равенство цифр в старших разрядах (a2 = b2) что представляется
выражением и неравенство цифр в средних разрядах (a1 > b1) что описывается выражением . При этом неравенство чисел А>В представляется конъюнкцией двух приведенных выражений ;
равенство цифр в старших и средних разрядах (a2 = b2a1 = b1) что описывается выражениями и и неравенство цифр в младших разрядах (a0 > b0) что описывается выражением . При этом неравенство чисел А>В представляется конъюнкциями трех предыдущих выражений .
Поскольку возможен любой из трех вариантов то выражение учитывающее все варианты запишется в виде дизъюнкций приведенных конъюнкций:
Если на выходе схемы (рисунок 6) элементы которой реализуют выражение (3) устанавливается единичный сигнал то число А>B.
Рисунок 6 – Логическая схема для проверки неравенства двух
трехразрядных двоичных чисел
На рисунке 7 предыдущая схема дополнена логическим элементом «Исключающее ИЛИ–НЕ» (на входы которого подаются разряды a0 b0) конъюнктором (на выходе которого формируется функция FA=B) и элементом ИЛИ–НЕ (на выходе которого формируется функция FAB). Если a2=b2 a1=b1 a0=b0 то FA=B=1 т. е. число А = В. Если в результате сравнения чисел FA>B=0 и FA=B=0 то на выходе элемента ИЛИ–НЕ единичный сигнал (FAB=1) т. е. число AB.
Рисунок 7 – Логическая схема трехразрядного компаратора
По аналогичным схемам (см. рисунок 7) строятся компараторы для сравнения двоичных чисел с большей разрядностью.
2 Разработка логической схемы счетчика с коэффициентом пересчета Kпер=9
Необходимое число триггеров будет определяться как минимальное n удовлетворяющее неравенству пер. В данном случае число триггеров n=4.
В счетчике с коэффициентом пересчета Kпер=9 девять состояний причем каждый девять импульс сбрасывает счетчик в нулевое состояние. Переход счетчика из текущего в следующее состояние связан с переключением триггеров. Для переключения триггеров счетчика в требуемые состояния (таблица 2) на их входах J и K необходимы определенные уровни сигналов. В таблице 3 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и K. На основании таблицы 3 в таблице 2 указаны уровни сигналов на входах J и K которые обеспечивают переходы счетчика в следующее состояние.
Таблица 2 – Таблица переходов счетчика с коэффициентом пересчета Kпер=9 совмещенная с таблицей истинности комбинационных схем возбуждения входов J и K триггеров
Номер входного импульса
Уровни сигналов на входах триггеров
Таблица 3 – Таблица переходов JK-триггера
Уровни сигналов на входах
Примечание – Знак «X» означает произвольный уровень сигнала (0или1).
Пусть к моменту подачи первого импульса счетчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001 (таблица 2). Следовательно в триггере младшего разряда T0 происходит переход вида 01 обеспечиваемый при следующих уровнях на информационных входах: J0=1 K0=X. В остальных триггерах происходит переход вида 00 который обеспечивается уровнями J1=0 K1=X J2=0 K2=X J3=0 K3=X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров соответствующие состоянию счетчика 0000 (рисунок 8). Пользуясь таблицей 2 можно заполнить карты Карно для входов J и K всех триггеров счетчика. При этом следует помнить что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно (рисунок 8) под Q3 Q2 Q1 Q0 понимается текущее состояние счетчика т.е. перед поступлением на вход счетчика очередного импульса. На картах Карно знаком «Ф» обозначены неопределенные значения функций возбуждения входов J и K соответствующие лишним состояниям счетчика.
Рисунок 8 – Карты Карно для счетчика с коэффициентом пересчета Kпер=9
Следует помнить что при минимизации не полностью заданных логических функций произвольные и неопределенные значения функции можно доопределять с целью упрощения результата минимизации. Следовательно на картах Карно при записи результата минимизации в МДНФ в замкнутые области следует объединять клетки заполненные единицами а также произвольными и неопределенными значениями логической функции.
По картам Карно запишем следующие выражения для функций возбуждения входов J и K всех триггеров счетчика в МДНФ:
Логическая схема счетчика построенная по логическим функциям (4) представлена на рисунке 9.
Рисунок 9 – Логическая схема счетчика на JK-триггерах с коэффициентом пересчета Kпер=9
Работа счетчика (рисунок 9) поясняется временными диаграммами приведенными на рисунке 10 (число входных импульсов N определяется по формуле N=Kпер+1)
Рисунок 10 – Временные диаграммы работы счетчика с коэффициентом пересчета Kпер=9
Из временных диаграмм следует что каждый девятый импульс сбрасывает счетчик в исходное нулевое состояние.
3 Разработка логической схемы компаратора четырехразрядных двоичных чисел в основном базисе
В таблице 1 показана связь между сигналами на выходах и входах компаратора при сравнении одноразрядных чисел ai и bi которые могут быть равны единице или нулю.
По данным таблицы 1 получились логические функции для одноразрядного компаратора в СДНФ (1).
В разделе 2.1 мы выяснили что проверку равенства одноименных разрядов двух чисел можно осуществить использую логический элемент «Исключающее ИЛИ».
Рассмотрим теперь неравенство чисел используя выражение 1. Пусть А > В. Выявление такого неравенства начинается со старших разрядов; если они равны то сравнивается следующая пара одноименных разрядов и т.д. В случае четырехразрядных чисел могут быть следующие варианты:
неравенство цифр в старших разрядах (a3 > b3) что в соответствии с (1) представляется выражением a3b3=1. При этом неравенство чисел А > В описывается тем же выражением;
равенство цифр в старших разрядах (a3 = b3) что представляется
выражением a3b3a3b3=1 и неравенство цифр в средних разрядах (a2 > b2) что описывается выражением a2b2=1. При этом неравенство чисел А>В представляется конъюнкцией двух приведенных выражений(a3b3a3b3)
равенство цифр в старших и средних разрядах (a3 = b3a2 = b2) что описывается выражениями a3b3a3b3=1 и a2b2a2b2=1 и неравенство цифр в следующих средних разрядах (a1 > b1) что описывается выражением a1b1=1. При этом неравенство чисел А>В представляется конъюнкциями трех предыдущих выражений (a3b3a3b3)(a2b2a2b2)
равенство цифр в старших и средних разрядах (a3 = b3a2 = b2 a1 = b1) что описывается выражениями a3b3a3b3=1; a2b2a2b2=1 и a1b1a1b1=1 и неравенство цифр в младших разрядах (a0 > b0) что описывается выражением a0b0=1. При этом неравенство чисел А>В представляется конъюнкциями четырех предыдущих выражений (a3b3a3b3)(a2b2a2b2)(a1b1a1b1)a0b0.
Поскольку возможен любой из четырех вариантов то выражение учитывающее все варианты запишется в виде дизъюнкций приведенных конъюнкций:
FA>B=a3b3a3b3a3b3a2b2
a3b3a3b3a2b2a2b2a1b1(5)
a3b3a3b3a2b2a2b2a1b1a1b1a0b0=1
Пусть А = В. Выявление такого равенства начинается со старших разрядов; если они неравны то сравнивается следующая пара одноименных разрядов и т.д. В случае четырехразрядных чисел могут быть следующие варианты:
равенство цифр в старших разрядах (a3=b3) что в соответствии с (1) представляется выражением a3b3a3b3=1. При этом неравенство чисел А = В описывается тем же выражением;
неравенство цифр в старших разрядах (a3 >b3) что представляется выражением a3b3=1 и равенство цифр в средних разрядах (a2 = b2) что описывается выражением a2b2a2b2=1. При этом неравенство чисел А=В представляется конъюнкцией двух приведенных выражений a3b3(a2b2a2b2);
неравенство цифр в старших и средних разрядах (a3 > b3a2 > b2) что описывается выражениями a3b3=1 и a2b2=1 и равенство цифр в следующих средних разрядах (a1 > b1) что описывается выражением a1b1a1b1=1. При этом неравенство чисел А=В представляется конъюнкциями трех предыдущих выражений (a3b3)(a2b2)(a1b1a1b1);
неравенство цифр в старших и средних разрядах (a3 > b3a2 > b2 a1 > b1) что описывается выражениями a3b3=1; a2b2=1 и a1b1=1 и равенство цифр в младших разрядах (a0 = b0) что описывается выражением a0b0a0b0=1. При этом неравенство чисел А=В представляется конъюнкциями четырех предыдущих выражений (a3b3)(a2b2)(a1b1)(a0b0a0b0).
FA=B=a3b3a3b3a3b3a2b2a2b2
(a3b3)(a2b2)(a1b1)(a0b0a0b0)=1
Пусть А В. Выявление такого неравенства реализуется с помощью ЛЭ ИЛИ-НЕ входы которого соединены с выходами FA>B и FA=B.
FAB=a3b3a3b3a3b3a2b2a3b3a3b3
a2b2a2b2a1b1a3b3a3b3
a2b2a2b2a1b1a1b1a0b0
a3b3a3b3a3b3a2b2a2b2
Схема четырехразрядного компаратора представлена на листе 1.

Содержание.docx

TOC o "1-3" h z u ВВЕДЕНИЕ PAGEREF _Toc384174791 h 4
ОПИСАНИЕ ПРИНЦИПА РАБОТЫ ЗАДАННОЙ СТРУКТУРНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ УСТРОЙСТВА СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ PAGEREF _Toc384174794 h 5
ТЕОРЕТИЧЕСКОЕ ОБОСНОВАНИЕ И ЛОГИЧЕСКОЕ ПРОЕКТИРОВАНИЕ УЗЛОВ УСТРОЙСТВА. PAGEREF _Toc384174806 h 7
1 Назначение и принцип построения компараторов четырехразрядных двоичных чисел PAGEREF _Toc384174807 h 7
2 Разработка логической схемы счетчика с коэффициентом пересчета Кпер = 11 PAGEREF _Toc384174809 h 13
3 Разработка логической схемы компаратора четырехразрядных двоичных чисел в основном базисе PAGEREF _Toc384174811 h 18
АНАЛИЗ И ВЫБОР ЭЛЕМЕНТНОЙ БАЗЫ21
Разработка и описание принципиальной электрической схемы устройства PAGEREF _Toc384174816 h 28
РАСЧЕТ БЫСТРОДЕЙСТВИЯ И ПОТРЕБЛЯЕМОЙ МОЩНОСТИ30
ЗАКЛЮЧЕНИЕ PAGEREF _Toc384174818 h 33
ЛИТЕРАТУРА PAGEREF _Toc384174819 h 34