Микросхемотехника и организация устройств ввода-вывода

Последовательностные схемы.doc

3. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ СХЕМЫ
В последовательностных схемах (ПС) выходные сигналы зависят не только от
комбинаций входных но и от значений самих выходных сигналов в
предшествующий момент времени. Для работы ПС принципиальное значение имеет
время задержки распространения tзд.р. Простейшей ПС является триггер.
Триггером называют последовательностную схему с положительной обратной
связью и двумя устойчивыми состояниями 0 и 1 (то есть триггер обладает
свойством памяти) . В общем случае триггер может иметь асинхронные входы
предварительной установки тактовый или синхронизирующий и информационные
входы. К основным типам триггеров относятся:
- триггер с раздельной установкой состояний (RS-триггер)
- триггер "защелка" (D - триггер)
- универсальный триггер (JK - триггер)
- триггер со счетным входом (T - триггер).
По способу записи информации триггеры подразделяются на асинхронные и
синхронные или тактируемые а по способу управления - на триггеры со
статическим управлением (единичным или реже нулевым уровнем тактового
сигнала) и триггеры с динамическим управлением (положительным - из 0 в 1
или отрицательным - из 1 в 0 фронтом тактового сигнала). В последнем случае
говорят о триггерах с прямым или инверсным динамическим входом управления.
1.1 АСИНХРОННЫЙ RS - ТРИГГЕР
Асинхронный триггер имеет два входа S(et) - установка и R(eset) - сброс и
два выхода прямой - Q и инверсный - ~Q. Триггер переходит из текущего
состояния X на выходе к состоянию 0 при подаче на вход S нуля и на вход R
единицы а при поступлении на вход S единицы и на вход R нуля триггер
переходит к состоянию 1. При нулевых значениях когда S=R=0 триггер должен
сохранять старое значение. Комбинация сигналов S=R=1 не определена. В
соответствии с описанием составим таблицу состояний триггера (таблица 6).
Q и X - могут принимать любые значения но Q в пределах одной строки
неизменно. Значения d будут доопределены на этапе минимизации. Входных
переменных три - SR и текущее состояние выхода Qt поэтому всего должно
быть восемь состояний при различных значениях Q и X. Последующее состояние
выходов отделено от текущего временем задержки сигнала dt. Таблица Карно
функции Q(t+dt) с учетом всех возможных состояний приведена на рис.35
Доопределяем значения d единицей и находим характеристическое уравнение RS
Q(t+dt) = S + ~R*Qt = ~(~S * ~(~R*Q)). (26)
Этому уравнению соответствует схема на рис.35 справа. Учитываячто Qt и
Q(t+dt) сигналы на одном и том же выходе но в разные моменты времени
свяжем их. Окончательно схема триггера и его условное обозначение будет
выглядеть как на рис.36.
Условное обозначение B соответствует части рисунка обведенной точками
т.е. RS триггеру с инверсными входами а обозначение A - всему рисунку или
RS триггеру с прямыми входами.
Если на триггер с прямыми входами подать сигналы R=S=1 или на входы
инверсного - нули то оба выхода Q и ~Q будут установлены в 1 что
противоречит аксиоме Q*~Q = 0. Поэтому такой режим иногда называют
запрещенным. Однако ничто не мешает разработчику использовать его например
для сигнализации об одновременном и нежелательном поступлении единичных
сигналов на RS входы введением дополнительной схемы И.
Временные диаграммы RS триггера с инверсными входами приведены на рис.37.
Через время tзд.р.обозначенное "-" от поступления сигнала ~S = 0 на вход
элемента И-НЕ с номером 3 выход Q переключится первым а следом через
такой же промежуток времени переключится и выход ~Q. Спустя интервал
времени t2 - t0 = dt на выходах установятся новые значения. Также протекает
процесс при ~R = 0 но выход ~Q переключится первым. Отсюда вытекает что
изменение входных сигналов не должно происходить быстрее времени dt.
Одним из применений RS триггера с инверсными входами служит схема
подавления "дребезга" контактов клавиатуры. Процесс многократного
размыкания и замыкания контактов при их переключении называется дребезгом.
Схема и диаграммы показаны на рис.38.
В момент t0 нажатия на клавишу начинаются соударения верхнего и среднего
контактов.До момента t1 сигналы ~S~R поочередно принимают значения 11 и
что соответствует режимам памяти и установки в 1. При этом естественно
начальное значение Q = 1 не изменится что и требуется. В интервале t1..t2
средний контакт находится в "свободном по- лете". Первое его касание
нижнего контакта в момент t2 сбросит триггер (~S = 1 ~R = 0). До момента
t3 сигналы ~S~R поочередно принимают значения 10 и 11 что соответствует
режимам сброса и памяти т.е. Q = 0. При отпускании клавиши (момент t3)
развивается обратный процесс. В результате действия схемы выходной сигнал
чист от импульсных помех.
1.2 СИНХРОННЫЙ RS - ТРИГГЕР
Если незадействованные входы элементов И-НЕ 1 и 2 соединить вместе (рис.
) получится синхронный RS - триггер со статическим управлением
(синхронизируемый уровнем). Схема и условное обозначение приведены на
Нетрудно убедитьсячто при C=0 сигнал Q=~(~Q*1)=Q а ~Q=~(Q*1)=~Q т.е.
независимо от значений S и R выходы сохраняют старые значения и триггер
находится в режиме памяти. При C=1 он функционирует как асинхронный RS-
триггер. Триггеры со статическим управлением называют также "прозрачными
т.к. при активном уровне синхросигнала C информация с входов
беспрепятственно проходит на выходы. Временные диаграммы приведены на
До момента времени t4 сигнал C = 1 и выходное значение определяется
комбинациями сигналов R и S. В течение интервала времени t0 t1 на входе
R действует 1 а сигнал S = 0 поэтому Q тоже равно 0. Начиная с момента t1
и до момента t2 R = S = 0 и действует режим памяти (Q не изменяется). В
момент t2 R = 0а S = 1 и триггер устанавливается (Q = 1). С момента
окончания импульса S и до момента t3 триггер хранит эту единицу а в момент
t3 сбрасывается т.к.R = 0 а S = 1. Аналогично можно проанализировать и
все остальные состояния выхода.
1.3 D - ТРИГГЕР СО СТАТИЧЕСКИМ УПРАВЛЕНИЕМ
D - триггер имеет два входа: информационный вход D(аtа) и вход управления
записьюзапоминанием (защелкиванием) L(oad)L(atch) - отсюда его второе имя
: "защелка". Последний вход часто обозначают символом C(lock). Выходной
сигнал Q принимает значение равное входному D при L = 1 и сохраняет
предыдущее значение Q(t+dt) = Qt при L = 0. Таблица состояний триггера
неизменно. Таблица Карно дана на рис.41. Связующий импликант добавлен для
получения схемы свободной от "гонок" (см. раздел - переходные процессы) и
от инверсии входных величин. Q(t+dt) = ~L*Qt + L*D + D*Qt = L*D + Qt(~L +
D) = L*D + Qt((~L + D)*(~L + L)) = L*D + Qt*((~L + D*~L) + D*L) = L*D +
Qt*(~L + D*L) = ~(~(L*D) * ~(Qt*(D*L + ~L))) = ~(~(L*D) * ~(Qt*~(~(D*L)
Этой формуле соответствует схема и условное обозначение на рис.41 в центре
Если в уравнение вместо ~(D*L) * L подставить ~(D*L) * L = (~D + ~L)*L =
~D*L получится реализация D-триггера с использованием RS- триггера но
появляется дополнительный инвертор. На рис.42 приведена схема такого
триггера дополненная асинхронными инверсными входами установки и сброса ~S
и ~R (эти две перекрестные связи показаны двойными линиями).
Если на вход ~S подать активный сигнал 0 а на вход ~R единицу то Q=1
независимо от сигналов на остальных входах элемента 3. На выходе 2-го
элемента по той же причине тоже единица. Три единицы встречаясь на входах
элемента 4 дают на его выходе ноль который попадая на вход 3-го элемента
подтверждает его состояние. Триггер устанавливается в единицу. Причем
сигналы D и L не влияют на этот процесс. В силу этого асинхронные входы
(~S и ~R) имеют наивысший приоритет. Вследствие симметричности асинхронных
связей аналогично протекает процесс при ~S=1 и ~R=0 но триггер
естественно сбрасывается (Q = 0). Уравнение синхронного D-триггера с
асинхронными входами сбросаустановки ~S и ~R записыватся в следующем виде:
Q(t+dt) = S + ~R * (~L*Qt + L*D + D*Qt). (27)
В этом выражении до скобок записано уравнение асинхронного RS-триггера а в
скобках уравнение D-триггера. Нетрудно увидеть что при ~S = 0 (S = 1) и ~R
= 1 все выражение равно единице (установка триггера в "1") а при ~S = ~R =
RS-триггер "отключается" и схема функционирует как D-триггер. Временные
диаграммы работы триггера приведены ниже.
С момента времени t0 до момента t1 сигнал загрузки L = 1 (на входах ~R и ~S
пассивный уровень) и данные с входа D беспрепятственно проходят на выход Q
(свойство прозрачности D-триггера со статическим управлением видно особенно
наглядно). В момент t1 триггер становится непрозрачным информация
защелкивается и последнее значение на выходе будет храниться до прихода
нулевого уровня на вход ~R в момент t2. Состояние Q = 0 не изменится даже
при L = D = 1 в момент t3. Триггер установится только в момент t4 по
сигналу ~S = 0. Если вернуться к рис.41 и убрать из условного обозначения
триггера вход C получится повторитель и инвертор как на приведенном
рисунке и эта схема не будет обладать свойствами памяти.
Поэтому асинхронных D -триггеров в природе не существует и определение
синхронный" по отношению к D-триггеру является избыточным.
1.4 D - ТРИГГЕР С ДИНАМИЧЕСКИМ УПРАВЛЕНИЕМ
Отличается от cтатического D-триггера свойствами L(C) входа. Запись
информации происходит только в момент перехода тактового сигнала L из 0 в
При постоянном значении L=0 L=1 или отрицательном перепаде триггер
хранит предыдущую информацию т.е. не обладает свойством прозрачности
(см.таблицу состояний 7). Промышленно выпускаемые триггеры дополняются
асинхронными инверсными входами установки и сброса ~S и ~R (рис.43).
Q и X - принимают любое значение но Q в пределах одной строки неизменно.
На схемах прямые динамические входы D- триггера обозначаются наклонной
чертой "слева - снизу - вправо - вверх" или стрелкой внутрь.
Временные диаграммы триггеров с динамическим входом существенно изменяются.
Действие асинхронных входов такое же как в D-триггере со статическим
управлением поэтому на временных диаграммах они не указаны (рис.44).
1.5 УНИВЕРСАЛЬНЫЙ JK-ТРИГГЕР
JK-триггер имеет два информационных входа J и K тактовый динамический
вход чаще инверсный и два асинхронных входа установки и сброса. Его
таблица состояний имеет вид:
Q и X - принимают любые значения но Q в пределах одной строки
неизменно.Запись информации при пассивных уровнях сигналов сброса (~R) и
установки (~S) осуществляется только в моменты перехода сигнала C из 1 в
за исключением триггера типа ТВ15 который переключается положительным
фронтом т.е. JK -триггеры являются непрозрачными.Уравнение JK-триггера с
асинхронными входами ~R и ~S:
Q(t+dt) = S + ~R ( J*~Qt + ~K*Qt ). (27.1)
Условные обозначения JK-триггера с инверсным динамическим входом приведено
на рис.45. Наклонная черта "смотрит слева - направо - сверху - вниз" а
стрелка повернута наружу. Универсальность JK -триггера будет
продемонстрирована далее.
Втораятретья и четвертая строчки таблицы состояний идентичны
соответствующим строчкам RS-триггера если вход J уподобить входу S а вход
K - входу R. Отличие в том что комбинация J = K = 1 определена и триггер
в этом режиме приобретает очень полезное свойство (см.таблицу 8) при
поступлении каждого отрицательного фронта на вход C меняет значение
сигнала на выходе как показано на рис.46.
Анализ временной диаграммы при J = K = 1 (рис. 46) позволяет сделать два
важных вывода. Во-первых период повторения выходных импульсов увеличился
в два раза значит триггер в этом режиме делит частоту входных импульсов на
два. Во-вторых с приходом четного импульса выходной сигнал равен 0 а с
приходом нечетного равен 1 т.е. триггер является счетчиком по модулю два.
Триггер со счетным входом или T - триггер промышленностью не выпускается а
реализуется с помощью динамического D или JK - триггеров.
1.7 ВЗАИМНЫЕ ПРЕОБРАЗОВАНИЯ ТРИГГЕРОВ
JK триггер преобразуется в динамический D - триггер подключением инвертора
к входу K (рис.47-1) при этом из четырех комбинаций сигналов: J=K=0
J=K=1 J=0 K=1 J=1 K=0 осуществлены будут две последних т.е. синхронные
установка и сброс. Если необходим прямой синхровход к входу C подключается
еще один инвертор. На рис.47-2 JK триггер включен по схеме T - триггера со
счетным входом (J=K=1). Счет можно прервать подав на один из асинхронных
D-триггер с динамическим управлением также преобразуется в T-триггер путем
введения обратной связи с инверсного выхода на вход D. Тогда Q(t+dt) = D
но D в свою очередь равно D = ~Qt и следовательно Q(t+dt) = ~Qt т.е.
новое значение на выходе триггера является инверсией старого с каждым
поступлением положительного перепада тактового импульса C (рис.48-12).
И наконец любой из перечисленных триггеров может быть использован в
качестве асинхронного RS-триггера с инверсными входами (рис.48-3) невзирая
на остальные сигналы что объясняется наивысшим приоритетом входов ~S и
Схема на рис.48-1 позволяет оценить максимальную частоту входных импульсов
Fmax на тактовом входе D-триггера в счетном режиме. В справочниках
приводится задержка активного фронта сигнала от входа C до момента
установления нового значения сигнала на выходе триггера tзд.р.тр. = tba
(рис.48-4). Реже приводится время опережения установки tуст = tab
информационным сигналом на входе D активного фронта сигнала C. Новый
активный фронт должен поступить не ранее окончания интервала времени
равного сумме этих двух временных параметров. Отсюда следует что
максимальное значение Fмакс.деления 1 (tзд.р.тр. + tуст). Существует
еще один параметр th - время удержания (hold) информационного сигнала
относительного тактового (синхронизирующего) однако этим временем обычно
Последовательностные схемы с различными комбинациями последовательного и
параллельного способов записи и считывания информации. Выполняются на
2.1 ПАРАЛЛЕЛЬНЫЕ И ПОСЛЕДОВАТЕЛЬНЫЕ РЕГИСТРЫ
Регистры с параллельной записью называются также регистрами памяти. В них
могут использоваться как прозрачные "защелки" так и триггеры с
динамическим управлением. На рис.49 приведена схема 8-ми разрядного
регистра памяти с общим входом управления записью информацией и ее условное
обозначение. Высокий уровень на входе C переписывает информацию с входа на
выход (Qi=Di) а низкий уровень - защелкивает данные.
Последовательные регистры или как их еще называют регистры сдвига (рис.
) выполняются на основе триггеров с динамическим синхровходом (
справедливо для регистров с одним тактирующим сигналом). В двухтактных
можно использовать и прозрачные регистры - "защелки". Функция записи в n-
разрядном регистре сдвига на D-триггерах задается в виде условий: D0=DS=x
Di=Q(i-1) где i=12 n-1. DS - вход для последовательной записи.
С приходом очередного положительного фронта синхроимпульса C сигнал с
входа i-го триггера через время tзд.р. окажется на его выходе и поступит на
вход следующего (i+1)-го триггера. Однако на его выход эта информация не
перепишется т.к. длительность активного фронта t01 меньше tзд.р. На этом
процесс сдвига данных на один разряд закончится до прихода следующего
положительного фронта тактового сигнала. Отсюда понятно почему нельзя
использовать триггеры со статическим управлением. Каждый раз при C = 1 вся
цепочка окажется прозрачной от входа DS до выхода Q7 и значение DS = x
будет записано во все триггеры.
В обозначениях регистров сдвига направление стрелки указывающей сдвиг
условно. В разных справочниках ее направление различно.Условно
принимается что сдвиг производится от младшего разряда к старшему.
Практические схемы регистров дополняются схемами подключаемыми к каждому
триггеру и имеющими вход параллельной записи Di общий вход разрешения
записи L и общий асинхронный вход сброса ~R всех триггеров. Эти схемы
подключаются к незадействованным входам ~Ri ~Si триггеров. Данному
описанию соответствует таблица истинности 9.
Di и X - могут принимать любые значения но Di в пределах одной строки
неизменно. Минимизируя логические функции ~Ri и ~Si с помощью таблиц Карно
получим: ~Si = ~(L*Di*~R) и ~Ri = ~R*(~L + Di). Этой паре уравнений
соответствует схема показанная на рис.51 где приведено также условное
обозначение регистра сдвига выполненного по такой схеме.
Вход ~R обладает наивысшим приоритетом если ~R=0 то ~Ri=0 а ~Si=1 и все
триггеры обнуляются независимо от сигналов LDi и C. Меньшим приоритетом
обладют входы L и Di. Если ~R = 1 то при L = 1 производится параллельная
запись информации и Qi = Di независимо от сигнала C. И наконец если на
входах ~R и L пассивные уровни то ~Ri = ~Si = 1 тоже пассивный уровень и
регистр хранит информацию либо производит ее сдвиг.
Одно из применений регистров сдвига с параллельной загрузкой кода
заключается в преобразовании параллельного формата данных в
последовательный передаче этих данных по однопроводной линии связи (вторая
линия должна быть как минимум "землей" или экраном) и обратном
преобразовании последовательной информации в параллельную (рис.52).
Такая схема применяется в коммуникационных портах ЭВМ (COM-порты) в
микросхеме К580ИК51 а также в модемах.
2.2 РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА
Название указывает что сдвиг данных от разряда к разряду может
производиться как в одну сторону так и в другую.Одна из возможных схем
трехразрядного реверсивного регистра с двумя последовательными
информационными входами для сдвига информации влево DSL и вправо DSR с
параллельными входами записи (D0..D2) синхровходом C входом ~R установки
в 0 всех триггеров и двумя входами выбора режима M1M0 приведена на
К D-входу любого разряда за исключением крайних подключены через входы 1
и 2 мультиплексора выходы и левого и правого соседних триггеров. Если
M1=0 а M0=1 то к входам D подключены первые входы мультиплексоров и
информация в каждый триггер кроме нулевого записывается от левого соседа
(происходит сдвиг вправо). Вход DSR служит в этом режиме для
последовательного ввода информации. Если M1=1 M0=0 то к входам D
подключены вторые входы мультиплексоров и информация в каждый триггер
кроме последнего записывается от правого соседа (происходит сдвиг влево).
Для последовательного ввода данных в этом режиме используется вход DSL. При
M1=M0=1 происходит параллельная запись Qi=Di положительным фронтом
тактового сигнала. Для хранения информации необходимо подать комбинацию
M1=M0=0. В этом случае к D-входам триггеров подключатся нулевые входы
мультиплексоров (на схеме не показаны). Чтобы не произошло
несанкционированной записи схема ИЛИ-И запрещает в этом режиме прохождение
синхроимпульсов. По такой схеме выполнен 8-разрядный регистр 1533ИР13.
Реверсивный регистр может использоваться для быстрого (всего за n тактов)
деления и умножения двоичных чисел на 2^n где n-число сдвигов. Например
вместо числа 5 после сдвига влево на 2 разряда стало число 20.
2.3 СИНХРОННЫЙ И АСИНХРОННЫЙ СПОСОБЫ ЗАГРУЗКИ ПАРАЛЛЕЛЬНОГО КОДА
Устройства (в том числе регистры) в которых для записи входного
параллельного кода Di используется сигнал разрешения записи L а тактовый
сигнал C не используется называются устройствами с асинхронной
параллельной записью кода.
параллельного кода Di необходим во-первых сигнал разрешения записи L и
во-вторых перепад синхросигнала на тактовом входе C - называются
устройствами с синхронной параллельной записью кода.
Условные обозначения таких входов могут совпадать поэтому для точной
идентификации способа записи необходимо обращаться к справочникам (таблица
состояний либо описание).
Счетчик (Сч) - последовательностная схема преобразующая поступающие на
вход импульсы в код Q пропорциональный их количеству. Большинство
счетчиков снабжено выходом переноса CR. Для двоичного и двоично-десятичного
кода как впрочем и для других систем счисления справедливы следующие
Q = (D + SUM(C)) mod M
В этих формулах: Q - код на выходах счетчика D - начальное значение
записанное в счетчик SUM(C) - сумма импульсов поступивших на вход в
процессе счета и M - модуль счета или число различных состояний счетчика
(число импульсов поступивших на счетный вход после которых счетчик
возвращается в исходное состояние) CR - число импульсов переноса
возникающих при возврате счетчика в исходное состояние на одноименном
выходе mod - операция нахождения остатка при делении на M - операция
целочисленного деления . Если D = 0 и SUM(C) M то очевидно что Q =
SUM(C) и CR = 0. C приходом каждого M-ного импульса счетчик возвращается в
исходное состояние. Пример: пусть D =17 SUM(C) = 9 M = 8 тогда Q = 26
Счетчики выполняются на триггерах со счетным входом (T-триггерах). По
способу счета Сч могут быть суммирующие вычитающие и реверсивные т.е.
изменяющие направление счета. По способу переключения триггеров делятся на
асинхронные и синхронные. В асинхронных счетчиках триггеры переключаются
последовательно (асинхронно) от разряда к разряду а в синхронных
одновременно. Один Т-триггер обеспечивает модуль счета М = 2 а n триггеров
дадут М = 2^n. При суммировании импульсов необходимо формировать перенос из
i-го в (i+1)-ый разряд по следующему правилу.
Правило 1: перенос CR из i-го в (i+1)-ый разряд формируется если во всех
разрядах с i-го по 0-й записана максимальная для данной системы счисления
цифра при этом разряды младше (i+1)-го обнуляются.
Q i+1 i..0 Q i+1 i..0
DEC + 1 BIN + 1 отрицательный
-------- -------- перепад
На прямых выходах триггеров этих разрядов Qi формируется отрицательный
перепад ( см. рисунок) а на инверсных - положительный.
Отсюда вытекает правило 2: Если в Сч используются триггеры с прямым
динамическим входом то сигнал переноса в суммирующем счетчике снимается с
инверсных выходов предыдущих триггеров а если триггеры с инверсным
динамическим входом то сигнал переноса берется с прямых выходов.
3.1 АСИНХРОННЫЙ СЧЕТЧИК C ПОСЛЕДОВАТЕЛЬНЫМ ПЕРЕНОСОМ
В качестве примера возьмем четырехразрядный счетчик.Четыре двоичных разряда
счетчика обеспечивают М = 16 состояний. Ниже приведена схема и условное
обозначение такого счетчика выполненная на JK-триггерах с инверсными
динамическими входами
По правилу 2 сигналы переносов должны сниматься с прямых выходов триггеров
которые переключаются последовательно друг за другом т.е. асинхронно.
Триггеры поставлены в режим счета (J = K = 1). Счетчик дополнен схемой
формирования ускоренного переноса CR (Carry) выход которой может быть
подключен к счетному входу C следующего такого же счетчика. Входы ~R всех
триггеров объединены а на входы ~S подана "лог.1" что позволяет
сбрасывать" счетчик сигналом ~R = 0. Счетный вход суммирующего счетчика
обозначается "+1". Временные диаграммы схемы без учета задержки сигнала
Анализ временных диаграмм позволяет сделать ряд выводов:
) После n-го по счету входного импульса код на выходах Q = Q3Q2Q1Q0 = n
например после 5-го код Q = 0101 = 5 а после 11-го - Q = 1011 = 11(DEC)
т.е. схема действительно является счетчиком.
) С приходом активного фронта 16-го импульса все триггеры "сбрасываются" и
далее процесс повторяется т.е. модуль счета М=16.
) Схема также является делителем частоты входных импульсов на 2 в степени
(i+1) где i - номер триггера с которого снимается выходной сигнал.
) Если снимать выходной код с инверсных выходов то нетрудно заметитьчто
начальное значение Q = Q0Q1Q2Q3 = 1111 = 15 т.е. максимальному числу для
четырех разрядов и далее с приходом очередного импульса код на выходах
уменьшается на 1. В этом случае счетчик называют вычитающим. Такого же
результата можно добиться если снимать переносы с противоположных выходов
триггеров а код по прежнему с прямых. Убедиться в этом нетрудно
самостоятельно построив временные диаграммы. Счетный вход вычитающего
счетчика обозначается "-1".
) Важно также отметить что задний фронт импульса переноса совпадает с
моментом перехода всех триггеров из 1 в 0 для суммирующего счетчика и с
моментом перехода из 0 в 1 - для вычитающего.
Скорость счета или максимальная частота входных импульсов определяется
задержкой сигнала от момента прихода активного фронта счетного импульса до
появления нового кода на выходе последнего триггера: tзд.р.счетчика = n *
tзд.р.триггера где n-число триггеров. Тогда Fмакс.счета
tзд.р.счетчика. На рис.56. показан процесс последовательного переключения
отдельных триггеров счетчика с приходом восьмого импульса.
Выходной код в течение интервала tзд.р.сч. принимает недопустимые значения
(640). Скорость деления частоты входного сигнала не зависит от количества
триггеров и определяется максимальной частотой переключения входного
триггера т.е. Fmax.деления 1(tзд.р.триггера + tуст) и больше
3.2 СИНХРОННЫЙ СЧЕТЧИК С ПАРАЛЛЕЛЬНЫМ ПЕРЕНОСОМ
В синхронном счетчике импульсы поступают на тактовые входы всех триггеров
одновременно. Ниже на рисунке ниже приведен трехразрядный счетчик с модулем
счета M = 8. Справа приведено условное обозначение промышленно выпускаемого
счетчика дополненного входами Di для параллельной синхронной загрузки
начального кода перепадом сигнала на входе C(+1) при ~L = 0 а также входом
Перенос из i-го разряда в (i+1)-ый производится по формуле CRi =
Qi*..*Q1*Q0*(CE*PE) с помощью элементов "И". Входы CE (разрешение счета) и
PE (разрешение переноса) на данном этапе рассмотрения могут быть объединены
вместе (CE = PE = 1). Входы J и K триггеров соединены поэтому возможно
только два режима их работы - память (J = K= 0) и счет (J = K = 1). Триггер
i" изменит свое состояние только тогда когда CR(i-1) = J = K = 1 т.е.
при единичных значениях выходов всех предыдущих триггеров что отвечает
правилу 1. Во всех остальных случаях CR(i-1) = J = K = 0 и значение Qi не
изменится. Быстродействие синхронного счетчика значительно выше из-за
того что триггеры переключаются одновременно и сигнал CRi появится на JK
входах через интервал tзд.р.счетч. = tзд.р.триггера + tзд.р.элемента"И
который не зависит от числа триггеров. Частота счета Fmax 1(tзд.р.сч. +
tуст). Максимальная частота деления Fmax.деления = Fmax.счета.
3.3 РЕВЕРСИВНЫЙ СЧЕТЧИК
Схема двухразрядного счетчика с общим входом сброса R выходом переноса CR
при суммировании и выходом переноса BR при вычитании приведена на рис.
Предположим что начальное значение кода равно 2 (Q1 = 1 и Q0 = 0).
Рассмотрим режим суммирования когда на входе "-1" - действует ноль а на
вход "+1" приходит импульс. Отрицательный фронт входного импульса не
пройдет через верхний канал мультиплексора "2 в 1" выполненного на
элементе И-ИЛИ-НЕ этому препятствует старое значение Q0=0. На входах
нижнего канала действует конъюнкция единицы (~Q0 = 1) и нуля. Поэтому
сигнал на выходе мультиплексора равен нулю и триггер T1 сохраняет старое
значение.Через время равное задержке элемента ИЛИ отрицательный фронт
поступит на счетный вход триггера T0 и еще через время задержки триггера
на его выходах установится новое значение Q0 = 1 (~Q0 = 0). При этом
верхний канал открывается для прохождения отрицательного фронта счетного
импульса но т.к. длительность фронта t10 значительно меньше суммарного
времени задержки tзд = tзд.р.ИЛИ + tзд.р.триггера на входах "+1" и "-1" к
этому времени действуют нули и выходной сигнал мультиплексора по прежнему
равен 0. Триггер T1 остается в прежнем состоянии. Новый код на выходах
счетчика увеличился на 1 и стал равен Q1Q0 = 11 = 3 до следующего
Рассмотрим режим вычитания когда на входе "+1" - действует ноль а на вход
-1" приходит импульс. Отрицательный фронт входного импульса
беспрепятственно пройдет через нижний канал мультиплексора т.к. ~Q0 = 1 и
переключит триггер T1. Спустя время tзд новый код появится и на выходах
триггера T0 но отрицательный перепад c выхода ~Q0 не пройдет на счетный
вход триггера T1 по причине того что сигнал на входе "-1" к этому времени
уже равен нулю. Старый код 10 на выходах счетчика сменился кодом 01 т.е.
Примерно так выполнены счетчики типа 1533ИЕ6 и 1533ИЕ7 с дополнительным
асинхронным входом ~L параллельной записи начального кода. Их обозначения
приведены на рисунке.
В некоторых счетчиках предпочтительней иметь один тактовый вход и вход
управления направлением счета. Для этого к входам "+1" и "-1" подключают
демультиплексор "1 в 2". В этом случае если управляющий сигнал U~D =
(Up~Down) = 1 тактовые импульсы C поступают на вход суммирования а если
он равен нулю - на вход вычитания. Счетчик такого типа приведен на рисунке
3.4 КАСКАДНОЕ ВКЛЮЧЕНИЕ СЧЕТЧИКОВ
Рассмотрим последовательное включение n - счетчиков с различными модулями
счета Mi. Возможна постановка двух задач.
В первой необходимо определить частоту сигнала на выходе переноса CRi
каждого счетчика при частоте входного сигнала Fвх.
Во второй - какой код будет зафиксирован на выходах QQ каждого счетчика
после подачи Nвх импульсов?
Для решения воспользуемся формулами счетчика.
Тогда в первой задаче на выход переноса первого счетчика пройдет CR1 = (D1
+ Fвх) M1 - импульсов за единицу времени (1 сек). Раскрывая скобки и
учитывая что D M найдем CR1 = Fвх2 = Fвх M1. Аналогично найдем что
на выход переноса второго счетчика пройдет CR2 = Fвх3 = Fвх2 M2 = Fвх
(M1* M2) импульсов. Окончательное решение даст CRn = Fвых =
Во второй задаче код на выходе 1-го счетчика QQ1 = (D1 + Nвх) mod M1 код
на выходе второго счетчика QQ2 = (D2 + CR1) mod M2 и так далее до QQn =
(Dn + CR(n-1)) mod Mn причем величины CRi вычислены в первой задаче.
3.5 СЧЕТЧИК - ТАЙМЕР
Служит для формирования временных отрезков заданной длительности.Таймер
может выполняться на вычитающих счетчиках или в некоторых случаях на
суммирующих.Общим для этих схем является параллельная загрузка начального
кода и остановка счета в момент переполнения счетчика. При этом интервал
времени отсчитывается от активного фронта первого счетного импульса до
заднего фронта сигнала переноса. Если требуется сформировать задержку в D
секунд при tclk = 1сек. то начальный код N загружаемый в вычитающий
счетчик равен D. В суммирующий счетчик требуется записать N=M-1-D (число M-
= 11..1). Как видно из диаграммы и в том и в другом случае требуется D+1
импульсов для перехода всех триггеров из одного состояния в другое и Tтайм
= tclk * D т.к. D - 0 = M - 1 - (M - 1 - D) = D.
3.6 ПРИМЕНЕНИЕ СЧЕТЧИКОВ В ИЗМЕРИТЕЛЬНОЙ ТЕХНИКЕ
На рисунке внизу последовательно включены 6 счетчиков с модулем 10 (двоично
- десятичные). Информационные выходы Qi каждого каскада через
преобразователь BCD кода подключены к семисегментному индикатору.
В целом устройство может решать три задачи: считать количество импульсов
измерять их частоту следования и длительность.
Перед любыми измерениями необходимо очистить счетчики подав на вход R
импульс сброса. 1) Для подсчета количества импульсов необходимо подать их
на оба входа схемы И (или только на один а на другой 1). Пусть на эти
входы поступило N=1997 импульсов.Тогда на выходах младшего счетчика
останется код QQ0 = 1997 mod 10 = 7. На выход переноса пройдет CR0 =1997
= 199 импульсов и далее QQ1 = (199 mod 10) = 9 и CR1 = 199 10 = 19. В
конце счета на выходах счетчиков будет зафиксирован BCD код = 0000 0000
01 1001 1001 0111 а на индикаторах высветится число 001997. Внимание! У
счетчиков на схемах младший разряд находится слева а в числах - справа. В
общем виде десятичный эквивалент BCD кода на выходах будет иметь вид: N =
QQ(n-1) * 10^(n-1) + + QQ1 * 10^1 + QQ0 * 10^0. Из этого выражения
следует что N находится в диапазоне: 1 = N = 999999.
) При измерении частоты входных импульсов их необходимо подвести к входу
a" а на вход "b" подать импульс калиброванной длительности T равной 10^i
(i =..-101..) например T = 1сек как на рисунке внизу.
Частота повторения импульсов на входе "a" равна по определению: F = 1dt.
Из диаграмм "b" и "c" можно найти период повторения dt = T N с
погрешностью dt T.Тогда F = N T и при T = 1с частота F = N. Диапазон
измерения находится в пределах: (1 (10^6)-1)Гц. Для измерения
длительности импульса на вход "a" необходимо подать сигнал с частотой F =
^i (i=23..) например F =10^6[Гц]. Длительность импульса T = N * dt = N
F и диапазон ее измерения равен (1..999999)мксек.

ПЦУ.doc

3. ПОСЛЕДОВАТЕЛЬНОСТНЫЕ СХЕМЫ
В последовательностных схемах (ПС) выходные сигналы зависят не только от
комбинаций входных но и от значений самих выходных сигналов в
предшествующий момент времени. Для работы ПС принципиальное значение имеет
время задержки распространения tзд.р. Простейшей ПС является триггер.
Триггером называют последовательностную схему с положительной обратной
связью и двумя устойчивыми состояниями 0 и 1 (то есть триггер обладает
свойством памяти) . В общем случае триггер может иметь асинхронные входы
предварительной установки тактовый или синхронизирующий и информационные
входы. К основным типам триггеров относятся:
- триггер с раздельной установкой состояний (RS-триггер)
- триггер "защелка" (D - триггер)
- универсальный триггер (JK - триггер)
- триггер со счетным входом (T - триггер).
По способу записи информации триггеры подразделяются на асинхронные и
синхронные или тактируемые а по способу управления - на триггеры со
статическим управлением (единичным или реже нулевым уровнем тактового
сигнала) и триггеры с динамическим управлением (положительным - из 0 в 1
или отрицательным - из 1 в 0 фронтом тактового сигнала). В последнем случае
говорят о триггерах с прямым или инверсным динамическим входом управления.
1.1 АСИНХРОННЫЙ RS - ТРИГГЕР
Асинхронный триггер имеет два входа S(et) - установка и R(eset) - сброс и
два выхода прямой - Q и инверсный - ~Q. Триггер переходит из текущего
состояния X на выходе к состоянию 0 при подаче на вход S нуля и на вход R
единицы а при поступлении на вход S единицы и на вход R нуля триггер
переходит к состоянию 1. При нулевых значениях когда S=R=0 триггер должен
сохранять старое значение. Комбинация сигналов S=R=1 не определена. В
соответствии с описанием составим таблицу состояний триггера (таблица 6).
Q и X - могут принимать любые значения но Q в пределах одной строки
неизменно. Значения d будут доопределены на этапе минимизации. Входных
переменных три - SR и текущее состояние выхода Qt поэтому всего должно
быть восемь состояний при различных значениях Q и X. Последующее состояние
выходов отделено от текущего временем задержки сигнала dt. Таблица Карно
функции Q(t+dt) с учетом всех возможных состояний приведена на рис.35
Доопределяем значения d единицей и находим характеристическое уравнение RS
Q(t+dt) = S + ~R*Qt = ~(~S * ~(~R*Q)). (26)
Этому уравнению соответствует схема на рис.35 справа. Учитываячто Qt и
Q(t+dt) сигналы на одном и том же выходе но в разные моменты времени
свяжем их. Окончательно схема триггера и его условное обозначение будет
выглядеть как на рис.36.
Условное обозначение B соответствует части рисунка обведенной точками
т.е. RS триггеру с инверсными входами а обозначение A - всему рисунку или
RS триггеру с прямыми входами.
Если на триггер с прямыми входами подать сигналы R=S=1 или на входы
инверсного - нули то оба выхода Q и ~Q будут установлены в 1 что
противоречит аксиоме Q*~Q = 0. Поэтому такой режим иногда называют
запрещенным. Однако ничто не мешает разработчику использовать его например
для сигнализации об одновременном и нежелательном поступлении единичных
сигналов на RS входы введением дополнительной схемы И.
Временные диаграммы RS триггера с инверсными входами приведены на рис.37.
Через время tзд.р.обозначенное "-" от поступления сигнала ~S = 0 на вход
элемента И-НЕ с номером 3 выход Q переключится первым а следом через
такой же промежуток времени переключится и выход ~Q. Спустя интервал
времени t2 - t0 = dt на выходах установятся новые значения. Также протекает
процесс при ~R = 0 но выход ~Q переключится первым. Отсюда вытекает что
изменение входных сигналов не должно происходить быстрее времени dt.
Одним из применений RS триггера с инверсными входами служит схема
подавления "дребезга" контактов клавиатуры. Процесс многократного
размыкания и замыкания контактов при их переключении называется дребезгом.
Схема и диаграммы показаны на рис.38.
В момент t0 нажатия на клавишу начинаются соударения верхнего и среднего
контактов.До момента t1 сигналы ~S~R поочередно принимают значения 11 и
что соответствует режимам памяти и установки в 1. При этом естественно
начальное значение Q = 1 не изменится что и требуется. В интервале t1..t2
средний контакт находится в "свободном по- лете". Первое его касание
нижнего контакта в момент t2 сбросит триггер (~S = 1 ~R = 0). До момента
t3 сигналы ~S~R поочередно принимают значения 10 и 11 что соответствует
режимам сброса и памяти т.е. Q = 0. При отпускании клавиши (момент t3)
развивается обратный процесс. В результате действия схемы выходной сигнал
чист от импульсных помех.
1.2 СИНХРОННЫЙ RS - ТРИГГЕР
Если незадействованные входы элементов И-НЕ 1 и 2 соединить вместе (рис.
) получится синхронный RS - триггер со статическим управлением
(синхронизируемый уровнем). Схема и условное обозначение приведены на
Нетрудно убедитьсячто при C=0 сигнал Q=~(~Q*1)=Q а ~Q=~(Q*1)=~Q т.е.
независимо от значений S и R выходы сохраняют старые значения и триггер
находится в режиме памяти. При C=1 он функционирует как асинхронный RS-
триггер. Триггеры со статическим управлением называют также "прозрачными
т.к. при активном уровне синхросигнала C информация с входов
беспрепятственно проходит на выходы. Временные диаграммы приведены на
До момента времени t4 сигнал C = 1 и выходное значение определяется
комбинациями сигналов R и S. В течение интервала времени t0 t1 на входе
R действует 1 а сигнал S = 0 поэтому Q тоже равно 0. Начиная с момента t1
и до момента t2 R = S = 0 и действует режим памяти (Q не изменяется). В
момент t2 R = 0а S = 1 и триггер устанавливается (Q = 1). С момента
окончания импульса S и до момента t3 триггер хранит эту единицу а в момент
t3 сбрасывается т.к.R = 0 а S = 1. Аналогично можно проанализировать и
все остальные состояния выхода.
1.3 D - ТРИГГЕР СО СТАТИЧЕСКИМ УПРАВЛЕНИЕМ
D - триггер имеет два входа: информационный вход D(аtа) и вход управления
записьюзапоминанием (защелкиванием) L(oad)L(atch) - отсюда его второе имя
: "защелка". Последний вход часто обозначают символом C(lock). Выходной
сигнал Q принимает значение равное входному D при L = 1 и сохраняет
предыдущее значение Q(t+dt) = Qt при L = 0. Таблица состояний триггера
неизменно. Таблица Карно дана на рис.41. Связующий импликант добавлен для
получения схемы свободной от "гонок" (см. раздел - переходные процессы) и
от инверсии входных величин. Q(t+dt) = ~L*Qt + L*D + D*Qt = L*D + Qt(~L +
D) = L*D + Qt((~L + D)*(~L + L)) = L*D + Qt*((~L + D*~L) + D*L) = L*D +
Qt*(~L + D*L) = ~(~(L*D) * ~(Qt*(D*L + ~L))) = ~(~(L*D) * ~(Qt*~(~(D*L)
Этой формуле соответствует схема и условное обозначение на рис.41 в центре
Если в уравнение вместо ~(D*L) * L подставить ~(D*L) * L = (~D + ~L)*L =
~D*L получится реализация D-триггера с использованием RS- триггера но
появляется дополнительный инвертор. На рис.42 приведена схема такого
триггера дополненная асинхронными инверсными входами установки и сброса ~S
и ~R (эти две перекрестные связи показаны двойными линиями).
Если на вход ~S подать активный сигнал 0 а на вход ~R единицу то Q=1
независимо от сигналов на остальных входах элемента 3. На выходе 2-го
элемента по той же причине тоже единица. Три единицы встречаясь на входах
элемента 4 дают на его выходе ноль который попадая на вход 3-го элемента
подтверждает его состояние. Триггер устанавливается в единицу. Причем
сигналы D и L не влияют на этот процесс. В силу этого асинхронные входы
(~S и ~R) имеют наивысший приоритет. Вследствие симметричности асинхронных
связей аналогично протекает процесс при ~S=1 и ~R=0 но триггер
естественно сбрасывается (Q = 0). Уравнение синхронного D-триггера с
асинхронными входами сбросаустановки ~S и ~R записыватся в следующем виде:
Q(t+dt) = S + ~R * (~L*Qt + L*D + D*Qt). (27)
В этом выражении до скобок записано уравнение асинхронного RS-триггера а в
скобках уравнение D-триггера. Нетрудно увидеть что при ~S = 0 (S = 1) и ~R
= 1 все выражение равно единице (установка триггера в "1") а при ~S = ~R =
RS-триггер "отключается" и схема функционирует как D-триггер. Временные
диаграммы работы триггера приведены ниже.
С момента времени t0 до момента t1 сигнал загрузки L = 1 (на входах ~R и ~S
пассивный уровень) и данные с входа D беспрепятственно проходят на выход Q
(свойство прозрачности D-триггера со статическим управлением видно особенно
наглядно). В момент t1 триггер становится непрозрачным информация
защелкивается и последнее значение на выходе будет храниться до прихода
нулевого уровня на вход ~R в момент t2. Состояние Q = 0 не изменится даже
при L = D = 1 в момент t3. Триггер установится только в момент t4 по
сигналу ~S = 0. Если вернуться к рис.41 и убрать из условного обозначения
триггера вход C получится повторитель и инвертор как на приведенном
рисунке и эта схема не будет обладать свойствами памяти.
Поэтому асинхронных D -триггеров в природе не существует и определение
синхронный" по отношению к D-триггеру является избыточным.
1.4 D - ТРИГГЕР С ДИНАМИЧЕСКИМ УПРАВЛЕНИЕМ
Отличается от cтатического D-триггера свойствами L(C) входа. Запись
информации происходит только в момент перехода тактового сигнала L из 0 в
При постоянном значении L=0 L=1 или отрицательном перепаде триггер
хранит предыдущую информацию т.е. не обладает свойством прозрачности
(см.таблицу состояний 7). Промышленно выпускаемые триггеры дополняются
асинхронными инверсными входами установки и сброса ~S и ~R (рис.43).
Q и X - принимают любое значение но Q в пределах одной строки неизменно.
На схемах прямые динамические входы D- триггера обозначаются наклонной
чертой "слева - снизу - вправо - вверх" или стрелкой внутрь.
Временные диаграммы триггеров с динамическим входом существенно изменяются.
Действие асинхронных входов такое же как в D-триггере со статическим
управлением поэтому на временных диаграммах они не указаны (рис.44).
1.5 УНИВЕРСАЛЬНЫЙ JK-ТРИГГЕР
JK-триггер имеет два информационных входа J и K тактовый динамический
вход чаще инверсный и два асинхронных входа установки и сброса. Его
таблица состояний имеет вид:
Q и X - принимают любые значения но Q в пределах одной строки
неизменно.Запись информации при пассивных уровнях сигналов сброса (~R) и
установки (~S) осуществляется только в моменты перехода сигнала C из 1 в
за исключением триггера типа ТВ15 который переключается положительным
фронтом т.е. JK -триггеры являются непрозрачными.Уравнение JK-триггера с
асинхронными входами ~R и ~S:
Q(t+dt) = S + ~R ( J*~Qt + ~K*Qt ). (27.1)
Условные обозначения JK-триггера с инверсным динамическим входом приведено
на рис.45. Наклонная черта "смотрит слева - направо - сверху - вниз" а
стрелка повернута наружу. Универсальность JK -триггера будет
продемонстрирована далее.
Втораятретья и четвертая строчки таблицы состояний идентичны
соответствующим строчкам RS-триггера если вход J уподобить входу S а вход
K - входу R. Отличие в том что комбинация J = K = 1 определена и триггер
в этом режиме приобретает очень полезное свойство (см.таблицу 8) при
поступлении каждого отрицательного фронта на вход C меняет значение
сигнала на выходе как показано на рис.46.
Анализ временной диаграммы при J = K = 1 (рис. 46) позволяет сделать два
важных вывода. Во-первых период повторения выходных импульсов увеличился
в два раза значит триггер в этом режиме делит частоту входных импульсов на
два. Во-вторых с приходом четного импульса выходной сигнал равен 0 а с
приходом нечетного равен 1 т.е. триггер является счетчиком по модулю два.
Триггер со счетным входом или T - триггер промышленностью не выпускается а
реализуется с помощью динамического D или JK - триггеров.
1.7 ВЗАИМНЫЕ ПРЕОБРАЗОВАНИЯ ТРИГГЕРОВ
JK триггер преобразуется в динамический D - триггер подключением инвертора
к входу K (рис.47-1) при этом из четырех комбинаций сигналов: J=K=0
J=K=1 J=0 K=1 J=1 K=0 осуществлены будут две последних т.е. синхронные
установка и сброс. Если необходим прямой синхровход к входу C подключается
еще один инвертор. На рис.47-2 JK триггер включен по схеме T - триггера со
счетным входом (J=K=1). Счет можно прервать подав на один из асинхронных
D-триггер с динамическим управлением также преобразуется в T-триггер путем
введения обратной связи с инверсного выхода на вход D. Тогда Q(t+dt) = D
но D в свою очередь равно D = ~Qt и следовательно Q(t+dt) = ~Qt т.е.
новое значение на выходе триггера является инверсией старого с каждым
поступлением положительного перепада тактового импульса C (рис.48-12).
И наконец любой из перечисленных триггеров может быть использован в
качестве асинхронного RS-триггера с инверсными входами (рис.48-3) невзирая
на остальные сигналы что объясняется наивысшим приоритетом входов ~S и
Схема на рис.48-1 позволяет оценить максимальную частоту входных импульсов
Fmax на тактовом входе D-триггера в счетном режиме. В справочниках
приводится задержка активного фронта сигнала от входа C до момента
установления нового значения сигнала на выходе триггера tзд.р.тр. = tba
(рис.48-4). Реже приводится время опережения установки tуст = tab
информационным сигналом на входе D активного фронта сигнала C. Новый
активный фронт должен поступить не ранее окончания интервала времени
равного сумме этих двух временных параметров. Отсюда следует что
максимальное значение Fмакс.деления 1 (tзд.р.тр. + tуст). Существует
еще один параметр th - время удержания (hold) информационного сигнала
относительного тактового (синхронизирующего) однако этим временем обычно
Последовательностные схемы с различными комбинациями последовательного и
параллельного способов записи и считывания информации. Выполняются на
2.1 ПАРАЛЛЕЛЬНЫЕ И ПОСЛЕДОВАТЕЛЬНЫЕ РЕГИСТРЫ
Регистры с параллельной записью называются также регистрами памяти. В них
могут использоваться как прозрачные "защелки" так и триггеры с
динамическим управлением. На рис.49 приведена схема 8-ми разрядного
регистра памяти с общим входом управления записью информацией и ее условное
обозначение. Высокий уровень на входе C переписывает информацию с входа на
выход (Qi=Di) а низкий уровень - защелкивает данные.
Последовательные регистры или как их еще называют регистры сдвига (рис.
) выполняются на основе триггеров с динамическим синхровходом (
справедливо для регистров с одним тактирующим сигналом). В двухтактных
можно использовать и прозрачные регистры - "защелки". Функция записи в n-
разрядном регистре сдвига на D-триггерах задается в виде условий: D0=DS=x
Di=Q(i-1) где i=12 n-1. DS - вход для последовательной записи.
С приходом очередного положительного фронта синхроимпульса C сигнал с
входа i-го триггера через время tзд.р. окажется на его выходе и поступит на
вход следующего (i+1)-го триггера. Однако на его выход эта информация не
перепишется т.к. длительность активного фронта t01 меньше tзд.р. На этом
процесс сдвига данных на один разряд закончится до прихода следующего
положительного фронта тактового сигнала. Отсюда понятно почему нельзя
использовать триггеры со статическим управлением. Каждый раз при C = 1 вся
цепочка окажется прозрачной от входа DS до выхода Q7 и значение DS = x
будет записано во все триггеры.
В обозначениях регистров сдвига направление стрелки указывающей сдвиг
условно. В разных справочниках ее направление различно.Условно
принимается что сдвиг производится от младшего разряда к старшему.
Практические схемы регистров дополняются схемами подключаемыми к каждому
триггеру и имеющими вход параллельной записи Di общий вход разрешения
записи L и общий асинхронный вход сброса ~R всех триггеров. Эти схемы
подключаются к незадействованным входам ~Ri ~Si триггеров. Данному
описанию соответствует таблица истинности 9.
Di и X - могут принимать любые значения но Di в пределах одной строки
неизменно. Минимизируя логические функции ~Ri и ~Si с помощью таблиц Карно
получим: ~Si = ~(L*Di*~R) и ~Ri = ~R*(~L + Di). Этой паре уравнений
соответствует схема показанная на рис.51 где приведено также условное
обозначение регистра сдвига выполненного по такой схеме.
Вход ~R обладает наивысшим приоритетом если ~R=0 то ~Ri=0 а ~Si=1 и все
триггеры обнуляются независимо от сигналов LDi и C. Меньшим приоритетом
обладют входы L и Di. Если ~R = 1 то при L = 1 производится параллельная
запись информации и Qi = Di независимо от сигнала C. И наконец если на
входах ~R и L пассивные уровни то ~Ri = ~Si = 1 тоже пассивный уровень и
регистр хранит информацию либо производит ее сдвиг.
Одно из применений регистров сдвига с параллельной загрузкой кода
заключается в преобразовании параллельного формата данных в
последовательный передаче этих данных по однопроводной линии связи (вторая
линия должна быть как минимум "землей" или экраном) и обратном
преобразовании последовательной информации в параллельную (рис.52).
Такая схема применяется в коммуникационных портах ЭВМ (COM-порты) в
микросхеме К580ИК51 а также в модемах.
2.2 РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА
Название указывает что сдвиг данных от разряда к разряду может
производиться как в одну сторону так и в другую.Одна из возможных схем
трехразрядного реверсивного регистра с двумя последовательными
информационными входами для сдвига информации влево DSL и вправо DSR с
параллельными входами записи (D0..D2) синхровходом C входом ~R установки
в 0 всех триггеров и двумя входами выбора режима M1M0 приведена на
К D-входу любого разряда за исключением крайних подключены через входы 1
и 2 мультиплексора выходы и левого и правого соседних триггеров. Если
M1=0 а M0=1 то к входам D подключены первые входы мультиплексоров и
информация в каждый триггер кроме нулевого записывается от левого соседа
(происходит сдвиг вправо). Вход DSR служит в этом режиме для
последовательного ввода информации. Если M1=1 M0=0 то к входам D
подключены вторые входы мультиплексоров и информация в каждый триггер
кроме последнего записывается от правого соседа (происходит сдвиг влево).
Для последовательного ввода данных в этом режиме используется вход DSL. При
M1=M0=1 происходит параллельная запись Qi=Di положительным фронтом
тактового сигнала. Для хранения информации необходимо подать комбинацию
M1=M0=0. В этом случае к D-входам триггеров подключатся нулевые входы
мультиплексоров (на схеме не показаны). Чтобы не произошло
несанкционированной записи схема ИЛИ-И запрещает в этом режиме прохождение
синхроимпульсов. По такой схеме выполнен 8-разрядный регистр 1533ИР13.
Реверсивный регистр может использоваться для быстрого (всего за n тактов)
деления и умножения двоичных чисел на 2^n где n-число сдвигов. Например
вместо числа 5 после сдвига влево на 2 разряда стало число 20.
2.3 СИНХРОННЫЙ И АСИНХРОННЫЙ СПОСОБЫ ЗАГРУЗКИ ПАРАЛЛЕЛЬНОГО КОДА
Устройства (в том числе регистры) в которых для записи входного
параллельного кода Di используется сигнал разрешения записи L а тактовый
сигнал C не используется называются устройствами с асинхронной
параллельной записью кода.
параллельного кода Di необходим во-первых сигнал разрешения записи L и
во-вторых перепад синхросигнала на тактовом входе C - называются
устройствами с синхронной параллельной записью кода.
Условные обозначения таких входов могут совпадать поэтому для точной
идентификации способа записи необходимо обращаться к справочникам (таблица
состояний либо описание).

Регистры.pdf

ПЦУ. Регистр памяти.
ПЦУ. Регистр сдвига вправо.
ПЦУ. Регистр сдвига влево.
ПЦУ. Парафазный регистр сдвига.
инверсный выходной код
ПЦУ. Реверсивный регистр.
ПЦУ. Универсальный регистр.
ПЦУ. Применение регистров.

Лабораторный практикум МСТ.doc

Министерство образования и науки РФ
Кафедра "Автоматизация и информационные технологии
Лабораторный практикум
ДЛЯ СТУДЕНТОВ СПЕЦИАЛЬНОСТИ 2102
Автоматизация технологических процессов и производств
Микросхемотехника. Лабораторный практикум. Составители: Сабиров И.С.
Заморский В.В. Звездин В.В. – Набережные Челны Изд-во КамПИ 2005 37 с.
Лабораторный практикум включает в себя комплекс лабораторных работ
позволяющих изучить принципы организации узлов цифровых схем и приобрести
навыки схемотехнического проектирования цифровых устройств. Практикум
содержит 6 работ краткие сведения по излагаемым вопросам задания порядок
выполнения работы и контрольные вопросы.
Рецензент: профессор Ахмадеев И.А.
Печатается по решению научно-методического совета КамПИ.
Лабораторная работа №1. Ознакомление с работой лабораторного стенда УМ 11.
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 5
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ 9
3 СОДЕРЖАНИЕ ОТЧЕТА 10
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 11
Лабораторная работа №2. Исследование работы комбинационных цифровых
устройств. Шифраторы дешифраторы мультиплексоры. 12
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 12
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ 15
3 СОДЕРЖАНИЕ ОТЧЕТА 16
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 16
Лабораторная работа №3. Исследование комбинационных цифровых устройств.
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 17
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ. 19
3 СОДЕРЖАНИЕ ОТЧЕТА 19
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 19
Лабораторная работа №4. Исследование работы триггеров. 20
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 20
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ 24
3 СОДЕРЖАНИЕ ОТЧЕТА 24
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 25
Лабораторная работа №5. Исследование счетчиков. 26
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 26
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ 31
3 СОДЕРЖАНИЕ ОТЧЕТА 32
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 32
Лабораторная работа №6. Исследование регистров. 33
1 КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ 33
2 ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ 36
3 СОДЕРЖАНИЕ ОТЧЕТА 37
4 КОНТРОЛЬНЫЕ ВОПРОСЫ 37
Ознакомление с работой лабораторного стенда УМ 11.
Цель работы: изучить основы синтеза цифровых комбинационных схем; получить
навыки работы с учебным лабораторным стендом УМ11 для синтеза схем и
исследования их работы.
КРАТКИЕ СВЕДЕНИЯ ИЗ ТЕОРИИ
Установка для изучения логических схем УМ-11М
Установка для изучения логических схем УМ11" (далее - стенд)
(см.рис. 1.1) предназначена для проведения лабораторных работ по курсу
Элементная база стенда - интегральные микросхемы серий К155 (КМ155)
К555 (КМ555) К531 (КР531) КР1531.
Стенд содержит набор изучаемых элементов и устройств цифровой техники
наборное поле на которое выведены входы и выходы элементов и устройств
блок задающий являющийся источником синхросигналов блок питания. Для
исследования параметров микросхем и формы сигналов есть блок подключения
Объекты исследования - логические элементы И-НЕ И ИЛИ ИЛИ-НЕ
повторитель логические элементы "отрицание равнозначности" триггерные
схемы дешифраторы мультиплексоры синхронный десятичный и реверсивный
Блок задающий вырабатывает одиночные импульсы и импульсные
последовательности частотой до 1МГц имеет устройство задержки импульсов.
Блок питания вырабатывает стабилизированное напряжение 5 В. В
схеме предусмотрена защита от перегрузки по току.
Правила работы со стендом.
Провести внешний осмотр стенда при котором убедиться:
в отсутствии механических повреждений;
в наличии изоляции на питающих кабелях и соединительных
в надежности соединений питающих кабелей;
в надежности фиксации разъемов и переключателей.
Проверить готовность изделия к использованию для чего выполнить
подключить стенд к питающей сети с рабочим напряжением 220В;
включить тумблер питание стенда и убедиться в загорании контрольной
выключить питание стенда.
Провести анализ схемных решений.
Для реализации схемы согласно заданию необходимы различные логические
элементы. В состав стенда входит ограниченный набор микросхем поэтому
в некоторых случаях требуется провести преобразования схемы используя
законы булевой алгебры.
Провести необходимые соединения элементов схемы используя входящие в
стенд комплект проводников и придерживаясь следующих правил:
использовать проводники требуемой длины;
не допускать натяжения проводника;
не применять чрезмерное усилие для установки проводника в гнездо
разъема. Если проводник не удается установить то убедиться в
отсутствии посторонних предметов или мусора в разъеме.
Провести контроль собранной схемы для этого:
проверить правильно ли соединены элементы;
показать схему для контроля преподавателю.
Включить питание стенда.
Исследовать работу схемы задавая различные комбинации входных сигналов.
Выключить питание стенда.
Отключить стенд от питающий сети.
Разобрать схему следуя правилам:
вынимать проводники из разъемов по одному;
держать проводник ближе к концу;
уложить проводники в контейнер согласно с их размерами.
Сдать стенд преподавателю.
Общие сведения по микросхемам
Для построения устройств автоматики и вычислительной техники широкое
применение находят цифровые микросхемы серии К155 которые изготавливают по
стандартной технологии биполярных микросхем транзисторно-транзисторной
логики (ТТЛ). Имеется свыше 100 наименований микросхем серии К155. При всех
своих преимуществах - высоком быстродействии обширной номенклатуре
хорошей помехоустойчивости - эти микросхемы обладают большой потребляемой
мощностью. Поэтому им на смену выпускают микросхемы серии К555
принципиальное отличие которых - использование транзисторов с коллекторными
переходами зашунтированными диодами Шоттки. В результате транзисторы
микросхем серии К555 не входят в насыщение что существенно уменьшает
задержку выключения транзисторов. К тому же они значительно меньших
размеров что уменьшает емкости их р-n-переходов. В результате при
сохранении быстродействия микросхем серии К555 на уровне серии К155 удалось
уменьшить ее потребляемую мощность примерно в 4 5 раз.
Дальнейшее развитие микросхем серий ТТЛ - разработка микросхем серии
КР1533. Основное эксплуатационное отличие их от схем серии К555 - в 1.5 2
раза меньше потребляемая мощность при сохранении и повышении
Средняя задержка распространения элементов микросхем серии К155 К555
КР1533 примерно 15 20 нс. В случаях когда требуется более высокое
быстродействие используют микросхемы серии КР531. Микросхемы серий К555 и
КР1533 можно применять вместо однотипных микросхем серии К 155 и совместно
с ними при этом следует иметь в виду что их нагрузочная способность на
микросхемы серии К155 составляет 5. Микросхемы серии КР531 следует
применять только в случае необходимости высокого быстродействия так как
они создают большой уровень помех к которым особенно чувствительны
микросхемы серии К555 и потребляют большую мощность.
Цифровые микросхемы по своим функциям делятся на два больших класса -
комбинационные и последовательностные. К первому относятся микросхемы не
имеющие внутренней памяти (состояние выходов этих микросхем однозначно
определяется уровнями входных сигналов в данный момент времени). Ко второму
- микросхемы состояние выходов которых определяется не только уровнями
входных сигналов в данный момент времени но и последовательностью
состояний в предыдущие моменты времени из-за наличия внутренней памяти.
К комбинационным относятся простые логические микросхемы И-НЕ ИЗИЛИ-
НЕ НЕ ИЛИ-НЕ И ИЛИ более сложные элементы - дешифраторы
мультиплексоры сумматоры по модулю 2 полные сумматоры преобразователи
кодов для семисегментных и матричных индикаторов шифраторы
программируемые постоянные запоминающие устройства преобразователи двоично-
десятичного кода в двоичный и обратно однонаправленные и двунаправленные
буферные элементы мажоритарные клапаны триггеры Шмитта которые однако
имеют внутреннюю память и могут быть отнесены и к последовательностным
микросхемам а также некоторые другие.
К последовательностным микросхемам относятся триггеры счетчики
сдвигающие регистры оперативные запоминающие устройства и некоторые другие
Ждущие мультивибраторы нельзя отнести однозначно ни к одному из
упомянутых классов так как внутренняя память этих микросхем помнит
изменение входных сигналов ограниченное время после чего состояние выходов
микросхемы ни от чего не зависит. То же самое относится и к генераторным
ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ
Синтезировать цифровое устройство логика функционирования которого
задана таблицей истинности (номер варианта задания из табл. 1.1 определяет
Реализовать схему на лабораторном стенде УМ11.
Исследовать работу устройства на всех наборах входных сигналов.
Сделать выводы о работе устройства.
Первое число Второе число Результат Признак
суммирования переноса
На схемах сумматоры обозначаются буквами SM. В отечественных сериях
код обозначающий микросхему сумматора — ИМ.
Сумматоры бывают одноразрядные (для суммирования двух одноразрядных
чисел) двухразрядные (суммируют двухразрядные числа) и четырехразрядные
(суммируют четырехразрядные числа). Чаще всего применяют именно 4-разрядные
сумматоры. На рис. 3.1 показан для примера 2-разрядный сумматор ИМ2.
Рис.3.1. Сумматор К155ИМ2
Помимо выходных разрядов суммы и выхода переноса сумматоры имеют вход
переноса С для объединения нескольких сумматоров с целью увеличения
разрядности. Если на этот вход приходит единица то выходная сумма
увеличивается на единицу если же приходит нуль то выходная сумма не
увеличивается. Если используется одна микросхема сумматора то на ее вход
расширения С необходимо подать нуль.
ЗАДАНИЯ К ЛАБОРАТОРНОЙ РАБОТЕ.
Составить таблицу истинности 3-х разрядного сумматора.
Синтезировать схему сумматора.
Исследовать работу сумматора на всех наборах входных сигналов.
Сделать выводы о работе сумматора
Название работы фамилию и инициалы студента номер группы цель работы.
Задание к лабораторной работе.
Таблицы истинности сумматора
Результаты выполнения задания к лабораторной работе.
Выводы по лабораторной работе.
Где используется сумматор?
К какому классу цифровых устройств относится сумматор?
Какая логическая функция осуществляет сложение одноразрядных чисел без
Как организовать сложение многоразрядных чисел?
Исследование работы триггеров.
Цель работы: изучить принципы организации и работы триггеров; получить
практические навыки использования триггеров для построения
последовательностных схем.
Триггером называют устройство которое может находиться в одном из
двух устойчивых состояний и переходить из одного состояния в другое под
воздействием входного сигнала. Состояние триггера определяется по выходному
сигналу. Триггер является базовым элементом ПЦУ. В нем может храниться либо
Для удобства использования в схемах ПЦУ триггеры имеют два выхода: 1)
прямой Q (выход 1); 2) инверсный Q (выход 0). Состоянию триггера 1
соответствует на выходе Q высокий уровень сигнала (1) а на выходе Q —
низкий (0). Состоянию триггера 0 соответствует на выходе Q низкий уровень
сигнала (0) а на выходе Q — высокий (1).
Входы триггера делятся на информационные и вспомогательные
(управляющие). Сигналы поступающие на информационные входы управляют
состоянием триггера. Сигналы на вспомогательных входах используются для
предварительной установки триггера в требуемое состояние и синхронизации.
Вспомогательные входы могут использоваться и в качестве информационных.
Число входов триггера зависит от его структуры и назначения. Информационные
входы триггера принято обозначать буквами S R J К D Т а управляющие
входы С V. На схемах триггеры обозначаются буквой Т.
Триггеры можно классифицировать по способу приема информации принципу
построения функциональным возможностям.
По способу приема информации триггеры подразделяются на асинхронные и
синхронные. Асинхронные триггеры воспринимают информационные сигналы и
реагируют на них в момент появления на входах триггера. Синхронные триггеры
реагируют на информационные сигналы при наличии разрешающего сигнала на
специальном управляющем входе С называемом входом синхронизации.
Синхронные триггеры подразделяются на триггеры со статическим и
динамическим управлением по входу С. Триггеры со статическим управлением
воспринимают информационные сигналы при подаче на С-вход уровня 1 (прямой С-
вход) или 0 (инверсный С-вход). Триггеры с динамическим управлением
воспринимают информационные сигналы при изменении сигнала на С-входе от 0 к
(прямой динамический С-вход) или от 1 к 0 (инверсный динамический С-
По принципу построения триггеры со статическим управлением можно
разделить на одноступенчатые и двухступенчатые (типа MS Master-Slave).
Одноступенчатые триггеры характеризуются наличием одной ступени запоминания
информации. В двухступенчатых триггерах имеются две ступени запоминания
информации. Вначале информация записывается в первую ступень а затем
переписывается во вторую и появляется на выходе.
По функциональным возможностям различаются:
триггер с раздельной установкой состояний 0 и 1 (RS -триггер);
триггер с приемом информации по одному входу D (D-триггер или
триггер со счетным входом Т (T-триггер);
универсальный триггер с информационными входами J и K (JК-триггер).
Триггеры характеризуются быстродействием чувствительностью
потребляемой мощностью помехоустойчивостью функциональными возможностями.
Быстродействие определяется максимальной частотой переключения состояний
триггера и достигает сотен мегагерц. Чувствительность триггера определяется
наименьшим напряжением на входе (пороговым напряжением) при котором
происходит переключение. Помехоустойчивость характеризует способность
триггера нормально работать в условиях помех. Функциональные возможности
триггера характеризуются числом входных сигналов. Для обозначения
функциональных возможностей триггеров для отечественных серий микросхем
используется следующая маркировка: TР — RS-триггер; ТВ—JK-триггер; ТМ — D-
Для полного описания триггера достаточно задать его структурную схему
из базовых логических элементов и закон функционирования. В качестве
базовых логических элементов можно использовать элементы ИЛИ-НЕ И-НЕ. Так
например закон функционирования асинхронного RS триггера задан таблицей
истинности (табл.4.1.) а его условное графическое обозначение на рис. 4.1.
Здесь S и R являются информационными входами Q – прямой выход [pic] -
S tR tQ t Q t+1 Режим
1 0 0 установка “0”
0 0 1 установка “1”
1 0 * неопределенное состояние
Для синтеза схемы асинхронного RS триггера на элементах Пирса
необходимо доопределить состояние триггера т.е. вместо * необходимо
записать 1. Для получения асинхронного RS триггера с инверсными входами
необходимо производить синтез схемы на элементах Шеффера
предварительно дополнив таблицу истинности в неопределенных состояниях
JK триггер - универсальный триггер на его базе можно построить любой
триггер. Обычно JK триггер строиться по типу MS. Закон функционирования JK
триггера представлен таблицей 4.2.
Здесь J используется для установки триггера в единичное состояние а K
- для установка в нулевое состояние. Вход С предназначен для синхронизации.
В триггере используются все четыре типа переходов:
запоминающий Q t+1 = Q t
колебательный Q t = Q t
JK триггер отличается от RS триггера тем что здесь исключена
неопределенность возникающая при R=S=1 при J=K=1 осуществляется
колебательный переход.
C tJ tK tQ t Q t+1 Режим
0 1 0 0 установка “0”
1 0 0 1 установка “1”
JK триггер преобразуется в динамический D - триггер подключением
инвертора к входу K (рис.4.3-1) при этом из четырех комбинаций сигналов:
J=K= 0 J=K= 1 J= 0 K= 1 J= 1 K= 0 осуществлены будут две последних т.е.
синхронные установка и сброс. Если необходим прямой синхровход к входу C
подключается еще один инвертор. На рис.4.3-2 JK триггер включен по схеме T
- триггера со счетным входом (J=K=1). Счет можно прервать подав на один из
асинхронных входов 0.
Рис. 4.3. Схемы включения JK триггера.
Составить таблицу истинности синхронного RS триггера.
Синтезировать схему триггера на элементах Шеффера.
Исследовать работу триггера на всех наборах входных сигналов.
Сделать выводы о работе триггера
Составить таблицу истинности JK триггера типа MS.
Таблицы истинности триггеров
Чем определяется быстродействие триггера?
Расскажите о способах приема информации в триггеры?
Классификация триггеров.
Приведите таблицу истинности схему и описание работы RS-триггера.
Приведите таблицу истинности схему и описание работы JK-триггера.
Приведите таблицу истинности схему и описание работы T-триггера.
Расскажите о взаимном преобразовании триггеров.
Исследование счетчиков.
Цель работы: изучить принципы организации и работы двоичных счетчиков;
получить практические навыки построения различных схем счетчиков.
Счетчик - последовательностное цифровое устройство преобразующее
поступающие на вход импульсы в код Q пропорциональный их количеству.
Счетчик в котором выполняется микрооперация счета С:= С + 1
называется суммирующим а счетчик реализующий микрооперацию С: = С - 1 -
вычитающим. Счетчик называется реверсивным если реализуются обе
Большинство счетчиков снабжено выходом переноса CR. Для двоичного и
двоично-десятичного кода как впрочем и для других систем счисления
справедливы следующие соотношения:
Q = (D + SUM(C)) mod M
В этих формулах: Q - код на выходах счетчика D - начальное значение
записанное в счетчик SUM(C) - сумма импульсов поступивших на вход в
процессе счета и M - модуль счета или число различных состояний счетчика
(число импульсов поступивших на счетный вход после которых счетчик
возвращается в исходное состояние) CR - число импульсов переноса
возникающих при возврате счетчика в исходное состояние на одноименном
выходе mod - операция нахождения остатка при делении на M - операция
целочисленного деления . Если D = 0 и SUM(C) M то очевидно что Q =
SUM(C) и CR = 0. C приходом каждого M-ного импульса счетчик возвращается в
исходное состояние. Счетчик содержащий n двоичных разрядов имеет модуль
Пример: пусть D=17 SUM(C) = 9 M = 8 тогда Q = 26 mod 8 = 2 а CR = 3.
Счетчики характеризуются также быстродействием которое определяется
допустимой частотой входных сигналов и временем установки состояния
Счетчики обычно реализуются на T-триггерах. Однако для их построения
могут применяться не только триггеры со счетным входом но и D-триггеры JK-
Счетчики можно классифицировать по нескольким признакам. В зависимости
от направления счета различаются суммирующие (с прямым счетом) вычитающие
(с обратным счетом) и реверсивные (с прямым и обратным счетом). По способу
организации схемы переноса различаются счетчики с последовательным
параллельным параллельно-последовательным переносом. В зависимости от
наличия синхронизации различаются синхронные и асинхронные счетчики.
При маркировке микросхем отечественных серий для обозначения счетчика
используются буквы ИЕ. Конструктивно счетчики выполняются в виде
совокупности интегральных схем-триггеров соединенных соответствующим
образом или в виде одной интегральной схемы содержащей многоразрядный
В качестве примера возьмем четырехразрядный счетчик.Четыре двоичных
разряда счетчика обеспечивают М = 16 состояний. На рис.5.1. приведена схема
и условное обозначение такого счетчика выполненная на JK-триггерах с
инверсными динамическими входами.
Сигналы переносов снимаются с прямых выходов триггеров которые
переключаются последовательно друг за другом т.е. асинхронно. Триггеры
поставлены в режим счета (J = K = 1). Счетчик дополнен схемой формирования
ускоренного переноса CR (Carry) выход которой может быть подключен к
счетному входу C следующего такого же счетчика. Входы R всех триггеров
объединены а на входы S подана "лог.1" что позволяет "сбрасывать" счетчик
сигналом R = 0. Счетный вход суммирующего счетчика обозначается "+1".
Временные диаграммы схемы без учета задержки сигнала даны на рис.5.2.
Анализ временных диаграмм позволяет сделать ряд выводов:
) После n-го по счету входного импульса код на выходах Q = Q3Q2Q1Q0 =
n например после 5-го код Q = 0101 = 5 а после 11-го - Q = 1011 =
(DEC) т.е. схема действительно является счетчиком.
) С приходом активного фронта 16-го импульса все триггеры
сбрасываются" и далее процесс повторяется т.е. модуль счета М=16.
) Схема также является делителем частоты входных импульсов на 2 в
степени (i+1) где i - номер триггера с которого снимается выходной
) Если снимать выходной код с инверсных выходов то нетрудно
заметитьчто начальное значение Q = Q0Q1Q2Q3 = 1111 = 15 т.е.
максимальному числу для четырех разрядов и далее с приходом очередного
импульса код на выходах уменьшается на 1. В этом случае счетчик называют
вычитающим. Такого же результата можно добиться если снимать переносы с
противоположных выходов триггеров а код по прежнему с прямых. Убедиться в
этом нетрудно самостоятельно построив временные диаграммы. Счетный вход
вычитающего счетчика обозначается "-1".
) Важно также отметить что задний фронт импульса переноса совпадает
с моментом перехода всех триггеров из 1 в 0 для суммирующего счетчика и с
моментом перехода из 0 в 1 - для вычитающего.
Скорость счета или максимальная частота входных импульсов определяется
задержкой сигнала от момента прихода активного фронта счетного импульса до
появления нового кода на выходе последнего триггера: tзд.р.сч. = n
tзд.р.триг. где n-число триггеров. Тогда Fмакс.счета 1tзд.р.сч. . На
рис.5.3 показан процесс последовательного переключения отдельных триггеров
счетчика с приходом восьмого импульса.
Выходной код в течение интервала tзд.р.сч. принимает недопустимые
значения (640). Скорость деления частоты входного сигнала не зависит от
количества триггеров и определяется максимальной частотой переключения
входного триггера т.е. Fmax.дел. 1 (tзд.р.триг. + tуст) и больше
Таким образом при построении многоразрядных счётчиков происходит
накопление времени задержки выходной информации относительно входных
импульсов. Для исключения этого явления применяют счётчики с параллельным
В счетчике с параллельным переносом импульсы поступают на тактовые
входы всех триггеров одновременно. На рис.5.4. приведен трехразрядный
счетчик с модулем счета M = 8. Справа приведено условное обозначение
промышленно выпускаемого счетчика дополненного входами Di для параллельной
синхронной загрузки начального кода перепадом сигнала на входе C(+1) при L
= 0 а также входом сброса R. .
Перенос из i-го разряда в (i+1)-ый производится по формуле
CRi = Qi*..*Q1*Q0*(CE*PE) с помощью элементов "И". Входы CE (разрешение
счета) и PE (разрешение переноса) на данном этапе рассмотрения могут быть
объединены вместе (CE = PE = 1). Входы J и K триггеров соединены поэтому
возможно только два режима их работы - память (J = K= 0) и счет (J = K =
). Триггер "i" изменит свое состояние только тогда когда CRi-1 = J = K =
т.е. при единичных значениях выходов всех предыдущих триггеров что
отвечает правилу 1. Во всех остальных случаях CRi-1 = J = K = 0 и значение
Быстродействие синхронного счетчика значительно выше из-за того что
триггеры переключаются одновременно и сигнал CRi появится на JK входах
через интервал tзд.р.счетч. = tзд.р.триг. + tзд.р."И" который не зависит
от числа триггеров. Частота счета Fmax 1(tзд.р.сч. + tуст). Максимальная
частота деления Fmax.деления = Fmax.счета.
Вычитающий счетчик в отличие от суммирующего строится так что со
входом каждого последующего триггера соединяется инверсный выход
предыдущего триггера.
В реверсивном счетчике объединяются схемы суммирующих и вычитающих
счетчиков. Кроме того существует возможность управления направлением
счета для чего предусматриваются дополнительные КЦУ.
При выполнении заданий для получения счетных импульсов использовать
генератор одиночных импульсов.
Синтезировать схему счетчика с последовательным переносом по модулю 8.
Исследовать работу схемы на всех наборах входных сигналов.
Сделать выводы о работе счетчика.
Синтезировать схему счетчика с параллельным переносом по модулю 8.
Синтезировать схему счетчика по модулю 10.
Сделать выводы о работе счетчика
Синтезировать схему реверсивного счетчика по модулю 8.
Задания к лабораторной работе.
Временные диаграммы работы счетчиков
Результаты выполнения заданий к лабораторной работе.
Что такое модуль счета?
Классификация счетчиков.
На каких триггерах строятся счетчики?
Чем определяется скорость счета или максимальная частота входных
импульсов? Приведите временную диаграмму работы счетчика с последовательным
Чем ограничена разрядность счетчика с параллельным переносом?
Как организовать вычитающий счетчик?
Приведите схему и описание работы реверсивного счетчика.
Исследование регистров.
Цель работы: изучить принципы организации и работы регистров; получить
практические навыки построения и применения различных схем регистров.
Регистром называется последовательностное цифровое устройство
используемое для хранения и выполнения логических преобразований над n-
разрядным двоичным словом. Регистр представляет собой упорядоченную
последовательность триггеров число которых соответствует числу разрядов в
слове. С каждым регистром обычно связано некоторое КЦУ с помощью которого
обеспечивается выполнение логических операций или микроопераций над n-
разрядными словами в ПЦУ. В регистре могут выполняться следующие
микрооперации: прием слова из другого ПЦУ передача слова из регистра в
другое ПЦУ поразрядные логические операции сдвиг слова влево или вправо
на заданное число разрядов преобразование последовательного кода слова в
параллельный и обратно установка регистра в начальное состояние («сброс»).
Схемы выполнения микроопераций реализуется с помощью КЦУ.
В зависимости от типа выполняемых в регистре микроопераций различаются
следующие типы регистров: с параллельным приемом и выдачей информации с
последовательным приемом и выдачей информации с последовательным приемом и
параллельной выдачей с параллельным приемом и последовательной выдачей
В зависимости от числа входных и выходных каналов регистры делятся на
однофазные (сигналы передаются по одному каналу) и парафазные (передача
сигналов по двум каналам). Парафазные регистры реализуются на RS-триггерах
а однофазные — на D-триггерах. Регистры характеризуются числом разрядов и
быстродействием определяемым максимальной тактовой частотой приема
передачи и сдвига информации.
Регистры (английское Register) представляют собой по сути несколько
D-триггеров (обычно от 4 до 16) соединенных между собой тем или иным
способом. Поэтому принципиальной разницы между ними и отдельными D-
триггерами не существует. Правда триггеры входящие в состав регистров не
имеют такого количества разнообразных управляющих входов как одиночные
На схемах регистры обозначаются буквами RG. В отечественных сериях
микросхем регистрам соответствуют буквы ИР. Все регистры делятся на две
параллельные регистры;
регистры сдвига (или сдвиговые регистры)
Существуют и регистры других типов но они применяются гораздо реже
чем параллельные и сдвиговые так как имеют узкоспециальное назначение.
В параллельных регистрах каждый из триггеров имеет свой независимый
информационный вход D и свой независимый информационный выход. Тактовые
входы С всех триггеров соединены между собой. В результате параллельный
регистр представляет собой многоразрядный многовходовый триггер.
В сдвиговых регистрах все триггеры соединены в последовательную
цепочку (выход каждого предыдущего триггера соединен со входом D следующего
триггера). Тактовые входы всех триггеров С объединены между собой. В
результате такой триггер может рассматриваться как линия задержки входной
сигнал которой последовательно перезаписывается из триггера в триггер по
фронту тактового сигнала С. Информационные входы и выходы триггеров могут
быть выведены наружу а могут и не выводиться в зависимости от функции
выполняемой регистром.
Регистры с параллельной записью называются также регистрами памяти.
На рис.6.1 приведена схема 8-ми разрядного регистра памяти с общим входом
управления записью информацией и ее условное обозначение. Высокий уровень
на входе C переписывает информацию с входа на выход (Qi=Di) а низкий
уровень - фиксирует данные.
Последовательные регистры или как их еще называют регистры сдвига
(рис. 6.2) выполняются на основе триггеров с динамическим синхровходом
(справедливо для регистров с одним тактирующим сигналом). В двухтактных
можно использовать и прозрачные регистры - "защелки". Функция записи в n-
разрядном регистре сдвига на D-триггерах задается в виде условий: D0=DS=x
Di=Qi-1 где i=12 n-1. DS - вход для последовательной записи.
С приходом очередного положительного фронта синхроимпульса C сигнал
с входа i-го триггера через время tзд.р. окажется на его выходе и поступит
на вход следующего (i+1)-го триггера. Однако на его выход эта информация не
перепишется т.к. длительность активного фронта t01 меньше tзд.р. На этом
процесс сдвига данных на один разряд закончится до прихода следующего
положительного фронта тактового сигнала. Отсюда понятно почему нельзя
использовать триггеры со статическим управлением. Каждый раз при C = 1 вся
цепочка окажется прозрачной от входа DS до выхода Q7 и значение DS = x
будет записано во все триггеры.
В обозначениях регистров сдвига направление стрелки указывающей
сдвиг условно. В разных справочниках ее направление различно. Условно
принимается что сдвиг производится от младшего разряда к старшему.
Практические схемы регистров дополняются схемами подключаемыми к каждому
триггеру и имеющими вход параллельной записи Di общий вход разрешения
записи L и общий асинхронный вход сброса R всех триггеров.
Синтезировать схему 6-ти разрядного регистра сдвига.
Исследовать работу схемы.
Сделать выводы о работе регистра.
Синтезировать схему 6-ти разрядного регистра памяти.
Синтезировать схему 4-х разрядного реверсивного регистра сдвига.
Дать определение регистру?
Какие операции над двоичным числом может выполнять регистр?
Классификация регистров.
На каких триггерах строятся регистры?
Как обозначаются регистры сдвига?
Приведите схему и описание работы реверсивного регистра.
Рис.4.2. Условное обозначение JK триггера
Рис.2.1. Дешифратор 4-16.
[pic]Рис. 2.4. Условное обозначение микросхемы К155КП7
Рис.4.1. Условное обозначение RS триггера.

Фильтрация.doc

Фильтрация — это процесс удаления определенной полосы частот из
частотного диапазона сигнала оставшиеся частоты должны передаваться без
искажений. Фильтр — это электрическая схема частотный диапазон которой
зависит от передаточной характеристики. Фильтр называется пассивным если в
его состав входят только резисторы конденсаторы и катушки индуктивности.
Фильтр называется активным если в его состав входит также усилительный
элемент например операционный усилитель. У пассивных фильтров есть
следующий недостаток: ток протекающий через нагрузку может изменять
частотную характеристику фильтра этого не происходит в случае активного
Диапазон частот пропускаемый фильтром называется полосой пропускания.
Диапазон частот ослабляемый фильтром называется полосой заграждения.
Граница между полосой пропускания и полосой заграждения называется частотой
среза. Фильтры классифицируются по диапазону частот который они пропускают
или подавляют (Рис. 9.32): фильтр нижних частот имеет полосу пропускания на
нижних частотах фильтр верхних частот имеет полосу пропускания на высоких
частотах полосовой пропускающий фильтр или полосовой фильтр пропускает
только определенную полосу частот режекторный фильтр подавляет только
определенную полосу частот.
Фильтр нижних частот препятствует пропусканию сигналов частота которых
выше некоторого заданного значения. Типичная область применения фильтров
низких частот — устранение высокочастотного шума в звуковых схемах в этом
случае такие фильтры называют шумопоглощающими.
Фильтры верхних частот пропускают только те сигналы частота которых выше
некоторого заданного значения. Такие фильтры используются в звуковых схемах
для устранения низкочастотного шума вызываемого к примеру работой
лентопротяжного механизма магнитофона.
Полосовые фильтры пропускают только частоты определенного диапазона а
режекторные фильтры (фильтр-пробка) препятствуют прохождению сигналов из
определенного диапазона частот. Например режекторный фильтр частотой
55 Гц широко используется в контрольно-измерительной аппаратуре для
блокировки сетевых шумов частотой около 50 Гц.
Наиболее часто применяются фильтры состоящие из Т-образных и П-образных
секций. Фильтры обычно строятся из нескольких секций входное сопротивление
каждой секции равно сопротивлению нагрузки для этой секции. На Рис. 9.33
Рис. 9.33. Т-образные секции фильтра: а — фильтр нижних частот; б — фильтр
верхних частот; в — режекторный фильтр; г — полосовой фильтр
На Рис. 3.45 показаны схемы фильтров на операционных усилителях и
условия соответствующие их назначению.
Стоит заметить что частота среза — это точка на АЧХ в которой амплитуда
сигнала уменьшается на 3 дБ а вовсе не значение частоты выше (или ниже)
которой задерживаются все частоты. На Рис. 3.45а и Рис. 3.45в показаны
однокаскадные фильтры со спадом 20 дБдекаду а на Рис. 3.456 и Рис. 3.45г
показаны двухкаскадные фильтры со спадом 40 дБдекаду. В последних двух
фильтрах затухание может регулироваться путем изменения номиналов
компонентов как показано на рисунке.

ВРЕМЕННЫЕ ПАРАМЕРЫ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ.doc

ВРЕМЕННЫЕ ПАРАМЕРЫ ЛОГИЧЕСКИХ ЭЛЕМЕНТОВ
Рассмотрим реакцию инвертора на изменение входного сигнала (рис.9).
Инерционные свойства инвертора приводят к задержке сигнала при его
прохождении от входа к выходу.
Процесс изменения напряжения от низкого уровня L к высокому H называется
фронтом сигнала (положительным перепадом положительным фронтом) а
обратный процесс - спадом (отрицательным перепадом отрицательным
фронтом). Если существенно их взаимное расположение то фронт может быть
передним и задним. Длительность фронтов на рис.9 обозначена t10 -
отрицательный и t01 - положительный.
Величинами tзд.р.01 и tзд.р.10 обозначается время задержки
распространения сигнала от входа до выхода при переходе из 0 в 1 и
наоборот (рис.9). Минимальная длительность импульса на входе элемента
tи.мин пропорциональна среднему значению tзд.р.ср. равному полусумме
tзд.р.01 и tзд.р.10. Максимальная частота входных импульсов Fмакс обратно
пропорциональна tзд.р.ср. Из сказанного следует что быстродействие
элемента тем выше чем меньше tзд.р.ср.
Определения вышеуказанных величин с их отечественными и международными
обозначениями приведены в разделе обозначения некоторых параметров
Быстродействие схемы зависит также от алгебраической формы представления
ЛФ. Пусть y = a*b + c*a + d = a*(b+c)+d. Первой форме (ДНФ) соответствует
схема (A) а второй - схема (B) см. рис.10.
Если среднее время задержки сигнала в каждом элементе одинаково то
tзд.р.ср. 3tзд.р.ср. и двухъярусные схемы (СДНФ) в общем случае
быстрее. Правда в записи со скобками может уменьшиться количество элементов
иили проводников (в схеме (B) на один провод меньше).
14 ПЕРЕХОДНЫЕ ПРОЦЕССЫ В ЛОГИЧЕСКИХ СХЕМАХ
Отличие времени задержки tзд.р. от нуля при прохождении сигнала через
логическую схему может приводить к возникновению помех в выходном сигнале.
Эти помехи имеют вид коротких импульсов и в некоторых случаях приводят к
серьезным сбоям в работе схем. Рассмотрим устройство на рис.11. Если
элементы схемы не вносят задержки сигнала а x0 и x1 находятся в
противофазе т.е. x0 = ~x1 то y = ~(x1 * ~x1) = 1. Если же каждый из пяти
ЛЭ имеет задержку tзд.р. тогда x0' запаздывает относительно x0 на 4tзд.р.
и на выходе схемы возникает незапланированный "отрицательный" импульс
(интервал 1..2) сдвинутый на tзд.р. элемента И-НЕ (интервал 0..1). Процесс
прохождения входных сигналов до общего выхода называется состязаниями или
Вредный эффект "гонок" может быть устранен несколькими способами один из
которых заключается в добавлении к ЛФ дополнительного слагаемого. Пусть
некоторая ЛФ равна F = x1*x2 + ~x1*x0 тогда при x2=x0=1 может появиться
помеха вызванная тем что сигнал ~x1 задержан относительно x1 на величину
задержки инвертора (см. рис.12).

Лаб.пр.(4к-с).Методичка.doc

Государственный комитет Российской Федерации по высшему образованию
Кафедра "Автоматизация и информационные технологии
Исследование работы и устройства
МП БИС КР580ВМ80КР580ВМ80А
Лабораторный практикум
Системы автоматизированного управления
для студентов специальности 2102
Автоматизация технологических процессов и производств
Исследование работы и устройства МП БИС КР580ВМ80 КР580ВМ80 А.
Лабораторный практикум по дисциплине "Системы автоматизированного
управления" для студентов специальности 2102 "Автоматизация технологических
процессов и производств". Романовский Э.А. Заморский В.В. Сабиров
И.С. Набережные челны: КамПИ 2001 – 66с. ил.
Рецензент: к.т.н. доцент кафедры электротехники и электроники Ильин
В лабораторном практикуме изложены общие и справочные сведения о работе
микропроцессора КР580ВМ80 КР580ВМ80А руководство пользования эмулятором
процессора (emКР580) для персональной ЭВМ в среде Windows содержание
лабораторных работ задания и требования к выполнению лабораторных работ.
Ил.: 9. Библиогр.: .
Общие сведения о микропроцессоре КР580ВМ80КР580ВМ80А (МПКР580) 5
Цели и задачи практикума 5
Вводная информация 5
Структура МП КР580 7
Арифметическо-логическое устройство. 10
Структура памяти и форматы команд МП КР580 11
Справочная информация по микропроцессору МП КР580 12
Система команд КР580. 14
Коды команд МП КР580. 17
Лабораторная работа №1. Ознакомление с работой МПКР580 и работой
эмулятора emКР580 19
1. Руководство пользования эмулятором emКР580 19
1.1. Текстовый редактор. 20
1.2. Синтаксис редактора. 22
1.3. Эмулятор программы. 23
2. Задания для самоподготовки 25
3. Задания к лабораторной работе 26
4. Содержание отчета 26
5. Контрольные вопросы 27
Лабораторная работа №2. Исследование системы команд МП КР580 28
1. Краткие сведения из теории 28
1.1. Способы адресации памяти. 30
1.2. Система команд микропроцессора. 31
2. Задания для самоподготовки 37
3. Задания к лабораторной работе 38
4. Содержание отчета 40
5. Контрольные вопросы 40
Лабораторная работа №3. Подпрограммы и стек 41
1. Краткие сведения из теории 41
2. Задания для самоподготовки 45
3. Задания к лабораторной работе 46
4. Содержание отчета 46
5. Контрольные вопросы 47
Лабораторная работа №4. Вводвывод маскирование данных и организация
условных переходов 48
1. Краткие сведения из теории 48
1.1. Общие сведения об организации интерфейса вводавывода. 48
1.2. Маскирование данных. 50
1.3. Организация условных переходов. 51
2. Задания для самоподготовки 53
3. Задания к лабораторной работе 54
4. Содержание отчета 54
5. Контрольные вопросы 55
Лабораторная работа №5. Выполнение арифметических операций 56
1. Краткие сведения из теории 56
1.1. Сложение и вычитание. 56
1.2. Умножение чисел. 58
1.3. Деление чисел. 59
1.4. Вычисление специальных функций. 61
2. Задания для самоподготовки 63
3. Задания к лабораторной работе 64
4. Содержание отчета 65
5. Контрольные вопросы 65
Общие сведения о микропроцессоре КР580ВМ80КР580ВМ80А (МПКР580)
Цели и задачи практикума
Основные цели практикума состоят в углублении теоретических знаний в
области архитектурных особенностей управляющих микро-ЭВМ и приобретении
навыков построения программно-логических управляющих систем на основе
однокристальных микропроцессоров.
Для достижения поставленных целей студенту в процессе лабораторных и
практических занятий необходимо выполнить комплекс лабораторных работ по
изучению архитектуры и системы команд однокристального микропроцессора (МП)
и по созданию управляющих программ для него.
В качестве однокристального МП в практикуме выбран процессор
КР580ВМ80КР580ВМ80А. Данный 8-разрядный процессор имеет все основные
особенности присущие современным функционально-полным микропроцессорам и
при этом является наиболее простым в приобретении практических навыков при
выполнении студентом лабораторных работ.
Для сокращения затрат времени студентов на выполнение работ в учебный
процесс внедрен эмулятор emКР580 который представляет собой программу-
приложение имитирующую все основные действия выполняемые микропроцессором
КР580ВМ80КР580ВМ80А при отработке им некоторой управляющей программы
составляемой студентом на языке Ассемблер.
Таким образом основными задачами практикума являются: изучение
особенностей МП и работы эмулятора emКР580 изучение команд языка
Ассемблер составление и отладка управляющих программ по достижению целей
Микропроцессор КР580 представляет собой изготовленную по n-МОП
технологии БИС содержащую около 5000 транзисторов. БИС процессора
реализована на кремниевом кристалле размером около 30 мм2 заключенном в
корпусе с 40 выводами. Длинна слова процессора равна 8 разрядам. Тактовая
частота процессора равна 2МГц. Уровни напряжения питания: +5 –5 и +12В.
Микропроцессор КР580 предназначен для работы с памятью (постоянной и
оперативной) с общим объемом до 64Кбайт. Память имеет байтовую структуру–
возможна адресация в памяти любого байта. При обращении к памяти
используются 16-разрядные (2-хбайтные) адреса.
Характерные особенности организации МПКР580:
Трехшинная структура: шина данных шина адреса и шина управления.
Магистральный принцип связей реализованный в виде связывающей
основные узлы МП двунаправленной 8-разрядной шины данных.
Наличие регистровой памяти образованной программно-доступными
общими и специализированными регистрами (счетчик команд (PC)
указатель стека (SP) указатель данных (HL)) а также регистрами
временного хранения.
Наличие средств организации стековой памяти (регистр– указатель
стека схемы выполнения операции инкрементациидекрементации
специальные команды стековых операций).
Наличие 16-разрядной шины адреса обеспечивающей возможность прямой
адресации любого байта в памяти емкостью до 64Кбайт.
Наличие операций над двухбайтными словами (16-разрядными числами и
адресами) что обеспечивается специальными командами тандемными (2-х
и 3-хбайтными) передачами.
Использование 3-х форматов команд (1- 2-х и 3-хбайтного) и
разнообразных способов адресации (подразумеваемой (неявной) прямой
регистровой косвенной непосредственной стековой) позволяющих при
коротком 8-разрядном слове иметь достаточно гибкую систему команд.
Возможность реализации векторного многоуровневого приоритетного
прерывания путем подключения дополнительной БИС (контроллер
Возможность реализации в МП режима прямого доступа к памяти (ПДП)
путем подключения дополнительной БИС (контроллер ПДП).
Наличие эффективных средств работы с подпрограммами и обработки
запросов прерываний (стековая память специальные команды вызова
подпрограмм и возврата из подпрограмм в том числе условного).
Отмеченные особенности подробно разъяснены в [1 2 3].
На Рис.0-1 представлена структурная схема МП КР580 а на Рис.0-2 (см.
стр.8) показано назначение выводов корпуса процессора.
МП имеет 3 шины: 8-разрядную двунаправленную внутреннюю шину данных
(ШД) 16-разрядную адресную шину (ША) и шину управления (ШУ).
Рис.0-1.Структурная схема МП КР580.
Внутренняя ШД является магистралью по которой могут обмениваться
данными все подключенные к ней блоки (узлы) МП. Одновременно по ШД
осуществляется обмен только между двумя узлами МП т.е. все узлы
подсоединенные к ШД разделяют ее во времени.
ШУ содержит линии для передачи управляющих сигналов признаков
состояния процессора и периферийных устройств в том числе линии:
синхронизации передачи и идентификации информации передаваемой по ШД;
сигналов информирующих МП о готовности периферийных устройств; сигнала
запроса прерывания от периферийных устройств и сигнала разрешения
Выводы микропроцессора имеют следующее назначение:
Выводы C1 и C2 используются для ввода в микропроцессор
синхросигналов от тактового генератора.
Выводы ШД0 ШД7 образуют двунаправленную шину данных для обмена
данными между процессором и внешней памятью или внешними
Выводы ША0 ША15 образуют шину адреса которая используется
процессором для вывода адреса ячейки памяти или адреса внешнего
устройства с которой(ым) будет проводиться обмен данными.
Вывод СНХР (СИНХР) используется для синхронизации процессором
Вывод СБР – это аппаратный сброс микропроцессорной системы.
Вывод ГТ используется процессором для приема сигналов от внешнего
устройства или памяти о готовности его (ее) к обмену данными.
Вывод ОЖ используется МП для формирования им сигналов внешнему
устройству или памяти об ожидании готовности устройства (памяти) к
обмену информацией между ним и процессором.
Рис.0-2.Назначение выводов корпуса МП БИС КР580.
Выводы ЧТ и ЗП используются процессором для формирования им
сигналов чтения и записи для внешней памяти и устройств вводавывода.
Выводы ЗПР и РПР – выводы для сигналов запроса и разрешения
Выводы ЗПДП и РПДП – выводы для сигналов запроса и разрешения
прямого доступа к памяти.
Для нормального функционирования микропроцессорной системы недостаточно
управляющих сигналов генерируемых на выводах МП. МП-система в каждом
машинном цикле должна получать более полную информацию о состоянии
процессора. Из-за недостаточного количества выводов на корпусе МП процессор
на первом такте каждого машинного цикла (МЦ) выдает через шину данных
дополнительную информацию о своем состоянии которая представляет собой 8-
разрядное слово состояния процессора (ССП). Т.к. сигнал СИНХР
вырабатывается в МП в начале каждого МЦ то он используется в качестве
сигнала идентифицирующего информацию представленную в ШД как слово
состояния. По сигналу СИНХР внешний по отношению к процессору регистр
(регистр слова состояния РСС) должен читать данные с ШД и сохранять их в
виде ССП на своих выходных выводах. Сигналы с выхода РСС используются в
качестве сигналов управления периферией МП-системы [1 2].
При рассмотрении структуры МП можно выделить следующие ее основные
части: блок регистров арифметическо-логическое устройство (АЛУ) буферные
схемы устройство управления (УУ).
Микропроцессор КР580 содержит программно-доступные 8-разрядные
регистры: регистр-аккумулятор (A или Акк); регистры общего назначения (РОН)
B C D E; регистр признаков F; 16-разрядные специализированные регистры:
счетчик команд (СК или PC) регистр-указатель стека (УС или SP) сдвоенный
регистр косвенной адресации HL (H – регистр старшего полуадреса L –
регистр младшего полуадреса). Кроме этого имеются непосредственно
недоступные программе регистры: 8-разрядные регистры временного хранения T
W Z; 8-разрядный регистр команд (РК); 16-разрядный регистр адреса (РА).
Имеется также возможность использовать пары регистров BC и DE для хранения
РОН используются для хранения операндов промежуточных и конечных
результатов а также адресов и индексов при косвенной и индексной
адресации. Аккумулятор является особым регистром и используется в качестве
источника одного из операндов и места где фиксируется результат операции.
В командах аккумулятор в явном виде не адресуется. Из Рис.0-1 видно что
он имеет двухступенчатую структуру что объясняется его особым назначением.
В блоке регистров есть также схема инкрементациидекрементации которая
производит над содержимым регистров (без привлечения АЛУ) операцию
прибавлениявычитания 1.
Арифметическо-логическое устройство.
АЛУ реализует простейшие арифметические и логические операции над
байтами: сложение вычитание логическое И логическое ИЛИ и т.п. Все
более сложные операции (умножение деление элементарные функции и пр.)
выполняются с помощью подпрограмм.
К одному из входов схемы АЛУ всегда подключен аккумулятор к другому –
любой из РОН (через регистр T). АЛУ непосредственно связано с регистром
признаков (F) в соответствующих разрядах которого фиксируются особенности
выполнения каждой операции. Структура регистра F приведена в Табл.0-1.
Табл.0-1.Формат регистра флагов (F).
D7 D6 D5 D4 D3 D2 D1 D0
S Z 0 AC 0 P 1 CY (C)
S– флаг знака (принимает значение старшего разряда результата).
S=1– если самый значащий бит результата равен единице т.е. число
отрицательное иначе S=0.
Z– флаг нуля. Z=1 если результат операции нулевой иначе Z=0.
AC– флаг вспомогательного переноса (переноса между тетрадами байта).
Если при выполнении операций происходит перенос из младшей тетрады в
старшую то AC=1 иначе AC=0. Для команд логического умножения признак
вспомогательного переноса (AC) принимает значение 4-го разряда результата
(аккумулятора): (AC)(A(3)
P– флаг четности (или паритета). Если число единиц в байте результата
четно то P=1 иначе P=0. Не следует путать понятие паритета с понятием
четности в общеупотребительном смысле (для чисел представленных в
десятичной системе счисления).
CY (C)– флаг переноса (или заема) CY=1– если операция привела к
переносу из старшего разряда (или заему в старший разряд) иначе CY=0.
В состав АЛУ входит схема десятичной коррекции (ДК). Она предназначена
для того чтобы под воздействием специальной команды интерпретировать
результат выполнения двоичной операции как результат операции десятичной
арифметики. Для этого к старшей тетраде в схеме ДК прибавляется число 6
кроме тех случаев когда-либо не возникал перенос ни из одной тетрады и
содержимое старшей и младшей тетрад находится в пределах 0 – 9 и 0 – 9 (или
– 8 и A – F) соответственно либо не было переноса из старшей тетрады
содержащей число 0 – 9 и был перенос из младшей. К младшей тетраде
одновременно также прибавляется число 6 кроме случая отсутствия переноса
из младшей тетрады содержащей число 0 – 9. Межтетрадные связи при этом не
разрываются. Десятичная коррекция может использоваться например в случае
когда необходимо вывести данные на сегментные индикаторы.
Рис.0-3.Структура памяти МП КР580.
Структура памяти и форматы команд МП КР580
Сам процессор не содержит памяти поэтому при построении
микропроцессорной системы управления (МПСУ) необходимо обеспечить
подключение к МП определенного (достаточного для решения задач управления)
количества памяти в виде ПЗУ и ОЗУ.
Если в процессе управления МП будет выполнять подпрограммы или
процедуры обработки прерываний то определенная часть оперативной памяти
будет использоваться в качестве стека (стековой памяти). В данном МП
используется "перевернутый" стек т.е. при передаче в стек слова значение
указателя стека (адрес вершины стека) уменьшается а при извлечении слова
из стека– увеличивается.
На Рис.0-3 показана структура памяти МП КР580. В системе команд МП
КР580 имеются однобайтные двухбайтные и трехбайтные команды. Форматы
команд процессора показаны на Рис.0-4 (см. стр.12). Формат команды и тип
адресации задаются в команде неявно кодом операции. Адрес команды
определяется адресом ее первого байта.
В общем случае команда содержит код операции (КОП) и одно или более
адресных полей в зависимости от того сколько элементов данных участвует в
выполнении операции.
Некоторые команды имеют также сопутствующие данные (непосредственная
адресация) – непосредственно за первым байтом команды располагаются данные.
При прямой адресации (абсолютная адресация) команды в своем теле содержат
Код операции всегда находится в первом байте вместе с описанием метода
адресами и информацией о регистрах. Если поля "источник" и "приемник" не
используются по своему назначению то они применяются для расширения кода
Рис.0-4.Форматы 1- 2-х и 3-хбайтных команд МП КР580.
В командах условного перехода 3-разрядный код CCC задает в трехбайтной
команде условие передачи управления по адресу указанному в команде.
Возможны задания восьми вариантов условия перехода: по наличию переноса
отсутствию переноса нулевому ненулевому положительному отрицательному
четному и нечетному результатам.
Справочная информация по микропроцессору МП КР580
В Табл.0-2 приведены условные обозначения широко применяемые в
справочной литературе при описании команд процессора(ов). Эти условные
обозначения позволяют кратко изложить отличительные особенности каждой
команды и используются при описании системы команд МП КР580. В Табл.0-3
указаны широко употребляемые в командах процессора условные обозначения для
Табл.0-2.Условные обозначения широко применяемые при описании команд
( ( Операция пересылки.
AND Конъюнкция (И).
OR Дизъюнкция (ИЛИ).
XOR Сумма по модулю 2 (исключающее ИЛИ).
' Команда оказывает воздействие на все признаки.
'' Команда оказывает воздействие на признак С.
''' Команда оказывает воздействие на все признаки
R R1 Содержимое регистров А B C D E H L или
ячейки памяти М (HL). Большее число тактов
команды соответствует работе с операндом
хранящимся в памяти.
M Содержимое ячейки памяти М (HL).
YZ RPСодержимое регистровой пары BC (B) DE (D) HL
(H) или регистра SP.
YZ’ Содержимое регистровой пары BC (B) или DE (D).
YZ’’ Содержимое регистровой пары BC (B) DE (D) HL
(R) Содержимое регистра.
(RP) Содержимое регистровой пары.
M(RP) Содержимое ячейки памяти по адресу
хранящемуся в регистровой паре RP.
RPH Старший регистр в регистровой паре.
RPL Младший регистр в регистровой паре.
PORT 8-разрядный адрес порта вводавывода.
I(PORTСодержимое порта ввода с адресом PORT.
O(PORTСодержимое порта вывода с адресом PORT.
(N) Содержимое порта ввода или вывода с номером N
SP Содержимое указателя стека перед выполнением
N Один из восьми уровней прерывания: 0 1 2 3
D8 8-разрядный операнд (содержимое второго байта
двухбайтной команды).
D16 16-разрядный операнд (содержимое второго и
третьего байта команды).
ADR 16-разрядный адрес в трехбайтной команде.
M( ) Содержимое ячейки памяти по адресу указанному
-CON Часть мнемоники команды определяющая условие
-COND передачи вызова и возврата из подпрограммы
(-CON в мнемонике заменятся на NZ Z NC C
PO PE P или M). В скобках указано число
тактов команды при выполнении условия передачи
управления (см. Табл.0-3).
В фигурных скобках указывается число тактов
затрачиваемых микропроцессором на выполнение
МЦ Количество машинных циклов.
МТ Количество машинных тактов.
Ф Формат команды в байтах.
Табл.0-3.Широко употребляемые в командах процессора условные обозначения
для описания признаков (условий).
NZ – не нуль (Z=0). NC - нет переноса
Z – нуль (Z=1). C – перенос (CY=1).
PO – нечетный паритет P - положительное
PE – четный паритет M - отрицательное
Система команд КР580.
В Табл.0-4 – Табл.0-14 приведена справочная информация о системе
команд МП КР580 разбитая по подгруппам команд.
Табл.0-4.Однобайтные пересылки.
MVI R D8 710 D8 ( R
STAX YZ 7 A ( M(YZ)
LDAX YZ 7 M(YZ) ( A
STA ADR 13 A ( M(ADR)
LDA ADR 13 M(ADR) ( A
Табл.0-5.Двухбайтные пересылки.
LXI YZ D16 10 D16 ( YZ
SHLD ADR 16 H ( M(ADR+1)
LHLD ADR 16 M(ADR) ( L
PUSH YZ 11 YZ ( M(SP-1)
POP YZ 10 M(SP) ( YZ
(POP' PSW) 10 M(SP) ( YZ
Табл.0-6.Обмен байтами.
XTHL 18 H ( M(SP+1)
Табл.0-7.Команды ввода и вывода.
Табл.0-8.Арифметические и логические операции с одним операндом.
DAA ' 4 Десятичная коррекция
INR ''' R 510 R+1 ( R
DCR ''' R 510 R-1 ( R
Табл.0-9.Арифметические и логические операции с двумя операндами.
CPI' D8 7 Установка признаков в
соответствии с A-D8 или A-R[1]
ADC' R 47 A+R+C ( A
SBB' R 47 A-R-C ( A
ANA' R 47 A AND R ( A
ORA' R 47 A OR R ( A
XRA' R 47 A XOR R ( A
ACI' D8 7 A+D8+C ( A
SBI' D8 7 A-D8-C ( A
ANI' D8 7 A AND D8 ( A
ORI' D8 7 A OR D8 ( A
XRI' D8 7 A X0R D8 ( A
DAD'' YZ 10 HL+YZ ( HL
Табл.0-10.Команды сдвига содержимого аккумулятора.
RLC'' 4 Циклический сдвиг влево.
RAL'' 4 Циклический сдвиг влево через
RRC'' 4 Циклический сдвиг вправо.
RAR'' 4 Циклический сдвиг вправо через
Табл.0-11.Команды передачи управления
JMP ADR 10 ADR ( PC
J-CON ADR 10 ADR ( PC
Табл.0-12.Команды условной передачи управления.
Условие Команда Команда
устанавливающая бит передачи
регистра признаков F управления
Любой бит аккум. ani d8 (1 в jz adr
= 0 соответств. разряде d8
Любой бит аккум. ani d8 (1 в jnz adr
= 1 соответств. разряде d8
Бит 7 аккум. = 0 ral rlc или add a jnc adr
Бит 7 аккум. = 1 ral rlc или add a jc adr
Бит 6 аккум. = 0 add a jp adr
Бит 6 аккум. = 1 add a jm adr
Бит 0 аккум. = 0 rar или rrc jnc adr
Бит 0 аккум. = 1 rar или rrc jc adr
Все биты аккум. =ana a или ora a jz adr
Содержимое аккум.ana a или ora a jnz adr
Содержимое аккум.ana a или ora a jp adr
Содержимое аккум.ana a или ora a jm adr
Сод. Акк. = d8 cpi d8 jz adr
Сод. Акк. > d8 cpi d8 jnz adr
Сод. Акк. >= d8 cpi d8 jnc adr
Сод. Акк. d8 cpi d8 jc adr
Содержимое аккум.cmp r jz adr
Содержимое аккум.cmp r jnz adr
Содержимое аккум.cmp r jnc adr
Содержимое аккум.cmp r jc adr
Табл.0-13.Команды вызова и возврата из подпрограммы.
CALL ADR 17 PC ( M(SP-1)
C-CON ADR 11(17)PC ( M(SP-1)
RST X 11 PC ( M(SP-1)
R-CON 5(11) M(SP) ( PC
Табл.0-14.Специальные команды.
EI 4 Разрешение прерывания.
DI 4 Запрещение прерывания.
NOP 4 Холостая операция.
Коды команд МП КР580.
В Табл.0-15 приведены условные обозначения типов операндов а в
Табл.0-16 информация для определения машинного кода любой команды
Табл.0-15.Обозначения типов операндов.
N Номер порта & двухбайтный операнд
* Двухбайтный операнд ADR #однобайтный операнд D8
Табл.0-16.Перечень всех команд процессора с указанием кода каждой
MVI M 120 ;Записать байт данных в ячейку с
MVI B 24 ;Записать в В байт данных.
MOV A B ;Записать содержимое регистра B в
ADD M ;Сложить Акк. с байтом по адресу в
JPO LAB_1 ;Если не установлен флаг P то
DCR B ;Декрементация регистра B.
INX H ;Инкрементация регистровой пары
CALL PROC_1;Переход на подпрограмму PROC_1.
MOV M B ;Записать содержимое регистра B в
SUB B ;Вычесть из Акк. байт в B и
HLT ;Выход из программы.
PROC_1MOV A B ;Записать содержимое регистра B в
RLC ;Сдвиг Акк. влево.
MOV B A ;Записать содержимое Акк. в
RET ;Возврат из подпрограммы.
Задания к лабораторной работе
Задание 1.1.Отладка и исследование первой программы на языке
Порядок выполнения задания:
Ввести программу Прогр.1.1 в текстовом редакторе эмулятора. Сохранить
Выполнить ассемблирование программы (F9). Если в результате
ассемблирования эмулятор выдает сообщения об ошибках то необходимо
найти и исправить ошибки в программе после чего повторить процедуру
Запустить эмулятор программы (Ctrl+F9). Ознакомиться с адресным
пространством памяти и устройств вводавывода (портов) эмулятора.
Проанализировать работу программы в пошаговом режиме (F7). Выполнить
программу за один прием (F9). Выполнить программу в пошаговом режиме
без захода в подпрограмму (F8).
Проверить работу программы при различных числовых значениях адреса и
данных (строки 1–3). Проверить правильность выполнения программой
арифметических и логических операций.
В 6-й строке поставить другое условие перехода (переход по другому
признаку по выбору студента). Повторить п.5 данного задания.
Осуществить непосредственную запись данных в ячейку памяти порт
вводавывода РОН (ручной ввод).
Отчет должен содержать:
Название работы фамилию и инициалы студента номер группы цель
Структурную схему МП КР580.
Описание выводов МП КР580.
Структурную схему памяти МП КР580.
Форматы команд МП КР580.
Команды эмулятора emКР580 (кратко в том числе команды его текстового
Программу Прогр.1.1 с комментариями и в печатном виде.
Результаты выполнения задания к лабораторной работе.
Выводы по лабораторной работе.
Какие бывают форматы 1- 2-х и 3-хбайтных команд?
Назначение выводов процессора.
Какова структура памяти МП КР580?
Как осуществить в МП-системе обмен данными с портом вводавывода с
Что такое и для чего нужна десятичная коррекция данных.
Для чего предназначены механизмы прямого доступа к памяти и обработки
Назначение общих регистров процессора (РОН) указателя стека счетчика
команд регистра флагов.
Какие поля содержит эмулятор emКР580 во время симуляции процесса
выполнения программы?
Работа программы по командам т.е. что делает каждая команда
Исследование системы команд МП КР580
Цель работы: Ознакомление с системой команд МП КР580; исследование
выполнения команд пересылки данных арифметических и логических команд
команд передачи управления специальных команд; исследование различных
Краткие сведения из теории
Процессор содержит ряд узлов выполняющих различные функции такие как
арифметическо-логическое устройство (АЛУ) используемое для осуществления
операций над данными дешифратор команд (ДК) и устройство управления (УУ)
которые анализируют команды поступающие из программной памяти и
генерируют необходимые импульсы для выполнения этих операций а также ряд
регистров. Процессор КР580 имеет семь регистров общего назначения
обозначаемых A B C D E H L. Они предназначены для хранения как
постоянных так и переменных данных и адресов. В структуре процессора
предусмотрена реализация команд пересылки данных из одного регистра в
другой из регистра в память и наоборот или же команд для выполнения
арифметических или логических операций над содержимым двух регистров (в
этом случае один из регистров обязательно должен быть регистром А
например нельзя суммировать содержимое регистров В и С).
Регистр А особый называется аккумулятором т.к. в нем аккумулируются
результаты ряда арифметических операций.
Регистр команд (РК) хранит команду которая выполняется. Он соединен с
дешифратором команд который анализирует команду и определяет вид
обработки. Команда хранится и используется в течение всего времени ее
Буферные регистры данных и адреса предназначены для временного хранения
данных и адреса с целью обеспечения нормальной работы других узлов микро-
Регистры счетчик команд (СК PC) указатель стека (УС SP) и регистр
флагов (F) играют очень важную роль в программировании микропроцессора.
Все пять бит регистра признаков (F) устанавливаются по результату
выполнения операции в АЛУ:
Признак переноса (С) устанавливается в 1 если при выполнении
команд появляется единица переноса из старшего разряда.
Дополнительный признак переноса (АС) устанавливается в 1 если при
выполнении команд возникает единица переноса из третьего разряда
числа. Состояние разряда может быть проанализировано лишь командой
десятичной коррекции.
Признак знака (S) устанавливается в 1 если седьмой (старший)
разряд числа равен 1. Машинное слово представляется числом от –128 до
+127. Седьмой разряд числа указывает на знак числа. Если он равен 0
то число положительное если 1 то отрицательное.
Разряд признака нулевого содержимого аккумулятора (Z)
устанавливается в 1 если при выполнении команды результат равен
Разряд признака паритета (Р) устанавливается в 1 если число
единичных битов аккумулятора четно в противном случае этот разряд
будет установлен в нулевое состояние.
Счетчик команд (СК) содержит текущий адрес памяти к которому
обращается программа. Его содержимое автоматически изменяется в течение
каждого цикла команды.
Указатель стека (УС) содержит адрес стековой памяти начиная с которого
ее можно применять для хранения и восстановления содержимого программно
доступных регистров МП.
Выполнение каждой команды производится МП в строго определенной
последовательности определяемой кодом команды и синхронизируется во
времени сигналами C1 и C2 тактового генератора. Период синхросигналов C1
или C2 называют машинным тактом (МТ). Длительность машинного такта от 05
Машинный цикл (МЦ) – время требуемое для извлечения 1 байта информации
из памяти или выполнения команды определяемой одним машинным словом.
Машинный цикл может состоять из 3–5 машинных тактов. Время выполнения
команды – время получения дешифрации и отработки команды процессором. В
зависимости от вида команды это время может состоять из 1–5 машинных
циклов. Существуют десять различных типов машинных циклов:
Извлечение кода команды.
Чтение данных из памяти.
Запись данных в память.
Извлечение из стека.
Запись данных в стек.
Ввод данных из внешнего устройства.
Запись данных во внешнее устройство.
Цикл обслуживания прерывания.
Обслуживание прерывания при работе в режиме останова.
Первым машинным циклом при выполнении любой команды является извлечение
кода команды. На первом такте каждого машинного цикла МП указывает тип
выполняемого цикла с помощью 8-разрядного слова состояния выдаваемого на
ШД. Отдельные разряды слова состояния используются для формирования шины
Способы адресации памяти.
При прямой адресации команда содержит адрес памяти. Команда занимает
три байта памяти причем второй и третий байты содержат адрес.
Загрузить содержимое ячейки 1F2A в аккумулятор.
Мнемоника команды Запись в памяти
Косвенная адресация.
При косвенной адресации байт адресуется через пару регистров т.е.
адрес ячейки памяти может быть определен с помощью содержимого пары
регистров. Для большинства команд используется регистры H и L. Регистр Н
содержит старший байт адреса регистр L – младший.
Загрузить аккумулятор содержимым ячейки 1F2A.
Непосредственная адресация.
Команда с непосредственной адресацией содержит в одном из своих полей
операнд. Команды с непосредственной адресацией не обращаются к памяти для
извлечения операнда – они сами содержат операнд.
Загрузить в аккумулятор величину
Адресация через указатель стека.
Здесь адресация может осуществляться через 16-разрядный регистр – УС.
Существуют две операции со стеком: запись в стек (PUSH) и выборка из стека
(POP). Запись в стек используется для пересылки 16 бит данных из пары
регистров или из программного счетчика (СК) в область памяти отведенную
под стек. Извлечение из стека используется для пересылки 16 бит из стековой
области памяти в любую пару регистров или в программный счетчик. Подробнее
эти операции будут рассмотрены позже.
Система команд микропроцессора.
Команды МП можно разделить на 4 категории:
Команды пересылки данных (см. Табл.0-4 – Табл.0-7).
Эти команды приводят к перемещению элементов информации между
регистрами или между регистром и ячейкой памяти (портом вводавывода).
Общее число таких команд велико т.к. имеется много видов адресации а
также большое число ограничений на форматы команд обусловленное небольшой
длиной слова процессора. Это приводит к усложнению архитектуры.
Арифметические и логические команды (см. Табл.0-8 – Табл.0-10).
К ним относятся команды объединяющие два элемента данных арифметически
или логически или выполняют операции над одним числом. Для этого
используется регистр А.
Команды передачи управления (см. Табл.0-11 – Табл.0-13).
Они включают в себя команды разветвления перехода к подпрограммам и
возврата из подпрограмм.
Команды различного назначения (специальные команды см. Табл.0-
К данному классу относятся команды которые нельзя точно
Команды пересылки данных.
Команды пересылки "регистр-регистр" – MOVR1R2. Формат этих команд
имеет вид 01DDDSSS где DDD – регистр приемник SSS – регистр источник.
Регистры определяются номерами B = 0 C = 1 D = 2 E = 3 H = 4 L = 5 A
=7. Таким образом команда 4С (01001100) означает "переслать содержимое
регистра Н в регистр С". Если значение DDD или SSS равно 110 то приемником
или источником является ячейка памяти адрес которой хранится в паре
регистров HL (косвенная адресация).
Команда MVI служит для пересылки одного байта в любой из 7 РОН. Формат
команды 00DDD110. Если DDD = 0 1 5 7 то пересылается константа
следующая в программе за этой командой в регистры B C L A. Если
поле DDD = 6 то константа пересылается в ячейку памяти адрес которой
хранится в паре регистров H L.
Для быстрой загрузки регистров H L существует команда LXIH
пересылающая следующие за командой LXI H два байта (в программе) в
указанную пару регистров. Таким же образом команда LXID загружает два
байта в пару регистров D и Е а команда (LXIB) – два байта в регистры В и
С. Эти команды называются командами непосредственной загрузки.
Существуют команды выделяющие регистр А для специальных целей. Команды
STAX и LDAX служат для передачи данных между регистром А и ячейкой памяти
адрес которой находится либо в паре регистров ВС либо в паре регистров DЕ
причем STAXB – пересылает содержимое А в ячейку памяти адрес которой
находится в ВС а LDAXD – осуществляет обратную передачу содержимого
ячейки памяти с адресом записанным в DE в регистр А.
В выше приведенных командах доступ к ячейке памяти становится возможным
только после помещения адреса в пару регистров. Это эффективно если
неоднократно используется один и тот же адрес. При одноразовом
использовании адреса используют метод абсолютной адресации.
К этой же группе команд могут быть отнесены команды вводавывода.
Команды вводавывода IN и OUT осуществляют передачу данных между
процессором и каналом вводавывода (портом вводавывода) номер которого
приведен вслед за командой.
Арифметические и логические команды.
К арифметическим командам относятся: команды сложения и вычитания с
учетом (ADD ADI SUB и SUI) и без учета (ADC ACI SBB и SBI) флага
переноса команды инкрементации и декрементации (INR DCR INX и DCX)
команда десятичной коррекции аккумулятора (DAA) и команда DAD выполняющая
увеличение регистровой пары HL на величину содержащуюся в другой
регистровой паре (BC или DE).
К логическим командам относятся команды логического И ИЛИ
исключающего ИЛИ НЕ; команды сдвига влево и вправо с учетом и без учета
переноса; команда инверсии аккумулятора (CMA); команды сравнения (CMP
CPI). Сюда же можно отнести несколько команд изменения содержимого триггера
переноса в регистре флагов: STC – установить в единицу триггер переноса;
СМС – инвертировать содержимое триггера переноса.
Команды передачи управления.
Команды передачи управления делятся на три типа: ветвления обращения к
подпрограммам и возврата из подпрограмм. Адреса команд ветвления хранятся
за 1-м байтом команды.
Для команд перехода к подпрограммам характерно наличие адресов
возврата хранимых в стеках а команды возврата из подпрограмм не имеют
ассоциированных с ними адресов они получают адреса возврата из стека.
Каждый из трех видов перехода может быть безусловным и условным в
соответствии с одним из двоичных разрядов регистра признаков. Команды JMP
CALL RET предназначены для осуществления безусловных переходов.
Команда PCHL приводит к тому что содержимое регистров HL передается в
программный счетчик (PC). Это переход на ячейку памяти указанную парой HL
(безусловный переход с косвенной адресацией). Команда RST – команда
начального запуска прерывания программы которая является специально
командой перехода используемой совместно с процедурами прерывания.
Есть и другие команды относящиеся к данной группе (см. Табл.0-11 –
Специальные команды.
К ним относятся команды EI и DI – разрешающие и соответственно
запрещающие прерывания; NOP – пустая команда не выполняющая никакой
операции но включаемая в программу для коррекции времени выполнения или
последовательности команд и HLT – команда останова.
Все вышеприведенные команды а также и некоторые неупомянутые другие
команды приведены в Табл.2.1.
Табл.2.1.Команды микропроцессора КР580.
№ МнемоничесОписание команды 2-й илиЧисло
Передача загрузка и
MOV r1r2 Передать содержимое 01DDDSS5
одного регистра в S
MOV M r Передать содержимое 01110SS7
регистра в память. S
MOV r M Передать содержимое 01DDD117
памяти в регистр. 0
MVI r Загрузить регистр вторым00DDD117
MVI M Загрузить память вторым 001101110
LXI B Загрузить пару регистров000000010
ВС вторым и третьими 1
LXI D Загрузить пару регистров000100010
DЕ вторым и третьими 1
LXI H Загрузить пару регистров001000010
HL вторым и третьим 1
STAX В Записать содержимое 00000017
аккумулятора в память по0
адресу указанному в
STAX D Записать содержимое 00010017
LDAX В Загрузить аккумулятор 00001017
содержимым ячейки адрес0
которой указан в паре
LDAX D Загрузить аккумулятор 00011017
STA Загрузить содержимое 001100113
адресу указанному во
втором и третьем байтах
LDA Загрузить аккумулятор 001110113
которой указан во втором
SHILD Записать в память 001000116
регистров HL по адресу
указанному во втором и
третьем байтах команды.
LHLD Загрузить пару регистров001010116
HL содержимым ячейки 0
адрес которой указан во
XCHG Поменять местами 11101014
содержимое пар регистров1
PUSH В Записать содержимое пары110001011
регистров ВС в стек. 1
PUSH D Записать содержимое пары110101011
регистров DE в стек. 1
PUSH Н Записать содержимое пары111001011
регистров HL в стек. 1
PUSH PSW Записать содержимое 111101011
аккумулятора и регистра 1
POP В Загрузить пару регистров110000010
POP D Загрузить пару регистров110100010
POP Н Загрузить пару регистров111000010
POP PSW Загрузить аккумулятор и 111100010
регистр признаков из 1
XTHL Поменять местами 111000118
содержимое верхней 1
ячейки стека и пары
SPHL Передать содержимое пары11111005
регистров HL в указатель1
LXI SP Загрузить указатель 001100010
стека вторым и третьими 1
INX SP Увеличить на 1 00110015
содержимое указателя 1
DCX SP Уменьшить на 1 00111015
JMP Безусловный переход. 110000110
JC Условный переход по 110110110
JNC Условный переход по 110100110
нулевому значению 0
JZ Условный переход по 110010110
JNZ Условный переход по 110000110
ненулевому значению 0
JP Условный переход по 111100110
положительному значению 0
JM Условный переход по 111110110
отрицательному значению 0
JPE Условный переход по 111010110
JPO Условный переход по 111000110
PCHL Передать содержимое пары11101005
программный счетчик.
CALL Безусловный переход к 110011017
СС Переход к подпрограмме 11011101117
по единичному значению 0
CNC Переход к подпрограмме 11010101117
по нулевому значению 0
CZ Переход к подпрограмме 11001101117
CNZ Переход к подпрограмме 11000101117
по ненулевому значению 0
СР Переход к подпрограмме 11110101117
по положительному 0
значению результата.
СМ Переход к подпрограмме 11111101117
по отрицательному 0
СРЕ Переход к подпрограмме 11101101117
СРО Переход к подпрограмме 11100101117
по нечетности кода 0
RET Возврат из подпрограммы.110010010
RC Условный возврат из 1101100511
единичному значению
RNC Условный возврат из 1101000511
подпрограммы по нулевому0
RZ Условный возврат из 1100100511
RNZ Условный возврат из 1100000511
ненулевому значению
RP Условный возврат из 1111000511
положительному значению
RM Условный возврат из 1111100511
отрицательному значению
RPE Условный возврат из 1110100511
подпрограммы по четности0
RPO Условный возврат из 1110000511
RST Начальный запуск 11ААА1111
прерывающей программы. 1
Увеличение и уменьшение.
INR Увеличить содержимое 00DDD105
регистра на единицу. 0
DCR Уменьшить содержимое 00DDD105
регистра на единицу. 1
INR M Увеличить содержимое 001101010
памяти на единицу. 0
DCR М Уменьшить содержимое 001101010
памяти на единицу. 1
INX B Увеличить на единицу 00000015
INX D Увеличить на единицу 00010015
INX H Увеличить на единицу 00100015
DCX B Уменьшить на единицу 00001015
DCX D Уменьшить на единицу 00011015
DCX H Уменьшить на единицу 00101015
ADD К содержимому 10000SS4
аккумулятора прибавить S
содержимое регистра.
ADC К содержимому 10001SS4
содержимое регистра и
ADD M К содержимому 10000117
аккумулятора прибавить 0
ADC M К содержимому 11000117
содержимое памяти и
ADI К содержимому 11000117
второй байт команды.
ACI К содержимому 11001117
второй байт команды и
содержимое триггера
DAD B К содержимому пары 000010010
регистров HL прибавить 1
DAD D К содержимому пары 000110010
DAD H К содержимому пары 001010010
DAD SP К содержимому пары 001110010
содержимое указателя
Задания для самоподготовки
Изучить способы адресации МП КР580.
Ознакомиться с языком программирования Ассемблер и с программированием
в машинных кодах для МП БИС КР580.
Ознакомиться с системой команд МП КР580.
Рассмотреть особенности выполнения команд пересылки данных
арифметических и логических команд (в частности подробно рассмотреть
особенности выполнения команд INR A DCR A ADD A ANA A ORA A CMP A
Самостоятельно составить программу сравнения двух 8-разрядных чисел
находящихся в ячейках памяти с адресами 0100h и 0101h и записи
большего из них в память по адресу 0102h.
Задание2.1.Исследование программы по выполнению арифметических и
логических операций с одним операндом (над содержимым аккумулятора).
Ввести программу Прогр.2.1 исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы в пошаговом режиме (обратить
особое внимание на изменения регистра флагов).
Заменяя во второй строке программы число записываемое в регистр B
исследовать программу при различном значении этого числа.
Занести результаты выполнения программы в таблицу Табл.2.2 числа в
таблицу заносить в 16-ричной системе счисления).
Прогр.2.1.Программа по выполнению арифметических и логических операций с
LHLD 0100h ;В HL адрес ячейки памяти (начало
MVI B 1Eh ;Записать число в регистр B
MOV A B ; Записать исходное число в
CMA ;1. Инверсия Акк.
CALL PROC_1; Переход на подпрограмму
INR A ;2. Инкрементация Акк.
DCR A ;3. Декрементация Акк.
ADD A ;4. Умножить Акк. на 2
ANA A ;5. Выполнить над Акк. операцию
ORA A ;6. Выполнить над Акк. операцию
CMP A ;7. Сравнить Акк с самим собой.
DAA ;8. Выполнить десятичную коррекцию
HLT ;Завершение программы.
PROC_1MOV M A ; Записать содержимое Акк в
INX H ; Инкрементация регистровой
Табл.2.2.Результаты выполнения программы Прогр.2.1.
MVI B 7Ch ;Записать число в регистр B
MVI C 1Eh ;Записать число в регистр C
MOV A B ; Записать 1-й операнд в Акк.
ADD C ;1. Сложение операндов.
SUB C ;2. Вычитание 2-го операнда из
ANA C ;3. Выполнение над операндами
ORA C ;4. Выполнение над операндами
XRA C ;5. Выполнение над операндами
; лог. исключающего ИЛИ.
CMP C ;6. Сравнение операндов.
PROC_1MOV M A ; Записать результат (Акк) в
Табл.2.3.Результаты выполнения программы Прогр.2.2.
№ B C ADD SUB ANA ORA XRA CMP
7Ch 1Eh 9Ah 5Eh 1Ch 7Eh 62 7C
7Ch ((( ((( ((( ((( ((( ((( (((
Задание2.3.Исследование программы сравнения двух чисел из памяти и
записи большего из них обратно в память.
Ввести программу разработанную при выполнении п.5 задания для
самоподготовки (см. выше стр.37).
Осуществить пуск программы и проверить результат сравнения следующих
чисел: 33h и 2Eh D8h и 25h 98h и A5h.
Информацию о способах адресации МП КР580.
Информацию о группах и подгруппах системы команд МП КР580.
Программы Прогр.2.1 Прогр.2.2 и программу разработанную при
выполнении п.5 задания для самоподготовки (стр.37) с комментариями и
Таблицы Табл.2.2 и Табл.2.3 с результатами выполнения заданий – числа
в 16-ричной системе счисления.
Способы адресации МП КР580.
Что такое машинный такт и машинный цикл?
Какие бывают в МП КР580 машинные циклы?
Какие бывают команды пересылки арифметические команды логические
команды команды передачи управления специальные команды?
Как работают команды CMP CPI?
Цель работы: Исследование особенностей записи подпрограмм и обращения к
подпрограммам на языке Ассемблер; изучение методов использования стека при
создании программ и подпрограмм.
В связи с ограниченным объемом памяти при разработке программ
необходимо стараться сделать их как можно короче. С этой целью часть
программы которая неоднократно повторяется или программа которая часто
используется оформляется как подпрограмма.
Подпрограмма – последовательность команд которая может быть вызвана из
любого места программы любое количество раз. Процесс передачи управления
подпрограмме называется ее вызовом. Данные и адреса требуемые для работы
подпрограммы называются входными параметрами. Результат работы
подпрограммы – выходные параметры. Для безусловного вызова подпрограммы и
возврата из нее используются команды CALL Адрес> и RET. Команда CALL
Адрес> загружает в программный счетчик (СК PC) МП содержимое байтов
Адрес> записанных в последних двух байтах после байта кода команды.
Содержимое первого байта это младший байт адреса перехода а содержимое
второго байта это старший байт адреса перехода. Команда RET (C9) помещает в
программный счетчик последнее записанное на данный момент в стеке число
(адрес возврата из подпрограммы). После этого выполнение программы будет
осуществляться с этого адреса. Любая подпрограмма должна заканчиваться
Автоматическое сохранение и восстановление адреса основной программы
при выполнении подпрограмм позволяет сделать подпрограммы вложенными т.е.
осуществить вызов одной подпрограммы из другой. Уровень вложенности для
данного МП определяется размером стека.
Существуют также команды условного вызова подпрограмм и возврата из
них. Они позволяют вызвать подпрограмму и возвратиться из нее по
определенному состоянию заданных разрядов регистра признаков.
Помимо команд вызова подпрограмм и возврата из них со стеком можно
обмениваться информацией. С помощью команды PUSH RP осуществляется запись в
стек содержимого регистра RP МП а с помощью команды POP RP – запись данных
из стека в регистр RP процессора. Эти команды однобайтные. В них содержится
номер пары регистров МП. Сущность команд можно показать следующим образом:
PUSH B: (SP–1) ( B (SP–2) ( C; SP = SP–2
POP D: E ( (SP) D ( (SP+1); SP = SP+2
При записи в стек содержимого пары регистров или программного счетчика
по адресу SP–1 записывается содержимое старшего регистра из указанной
пары (в примере B) или старшего байта PCH (программного счетчика) а по
адресу SP–2 в стек записывается содержимое младшего регистра (в примере
C) из указанной пары или младшего байта PCL (программного счетчика).
При записи из стека данных в пару регистров или в программный счетчик в
младший регистр регистровой пары или в PCL записывается число из адреса
указанного в указателе стека SP а в старший регистр регистровой пары или в
PCH – число записанное по адресу SP+1. В результате выполнения команды
содержимое SP увеличивается на 2. Таким образом при записи данных адреса
стека убывают от больших к меньшим а указатель стека SP всегда содержит
последний адрес стека в котором записано число. При разработке программ
необходимо назначать область стека записывая в SP адрес с помощью команды
LXI SP Адрес> или команды SPHL.
Все операции со стеком должны быть сбалансированы т.е. каждая
подпрограмма должна содержать равное количество команд PUSH и POP и
оканчиваться командой RET иначе выполнение команды RET приведет к записи в
PC случайного числа из стека. Адрес возврата в основную программу будет
потерян и нарушится последовательность ее выполнения.
Рис.3.1.Алгоритм подпрограммы временной задержки.
Обычно в виде подпрограмм записываются многократно используемые
фрагменты программ например подпрограмма выдачи сигнала на индикаторы
подпрограмма обслуживания клавиатуры и дисплея и т.д. Ниже приводятся
примеры программ на которых демонстрируется работа с подпрограммами и со
На Рис.3.1 приведен алгоритм простой подпрограммы временной задержки.
Здесь общее время задержки вычисляется по формуле:
где [pic] – число первоначально записанное в счетчик. В качестве счетчика
использован регистр B в котором записывается число из регистра C. Команда
NOP нужна для увеличения времени выполнения цикла а следовательно и
общей задержки. Повтором необходимого числа команд NOP можно корректировать
минимальную временную задержку. Величины [pic] и [pic] фиксированы и в цикл
не входят. Минимальная задержка задается при [pic] а максимальная при
[pic]. Программа Прогр.3.1 реализует алгоритм программной задержки где
[pic] занимает два байта: D и E. Для увеличения времени задержки
организовано два цикла (цикл в цикле) поэтому величина [pic] может
варьироваться от 0000h до FFFFh (т.е. от 0 до 65535) однако для
вычисления временной задержки здесь должна использоваться гораздо более
сложная формула нежели формула (3.1).
Прогр.3.1.Программа временной задержки.
MVI B 05h ;Загрузка числа в B.
MVI C FFh ;Загрузка числа в C.
MOV A C ;Занести C в Акк.
CPI 00h ;Сравнить Акк. с нулем.
JZ LAB_3 ;Если Акк. = 0 идти на LAB_3
DCR C ;Уменьшение числа в регистре C на
JMP LAB_2 ;Безусловный переход на LAB_2.
MOV A B ;Занести B в Акк.
JZ LAB_4 ;Если Акк. = 0 идти на LAB_4
DCR B ;Уменьшение числа в регистре B на
JMP LAB_1 ;Безусловный переход на LAB_1.
Программа Прогр.3.2 (ниже на стр.44) реализует последовательное
высвечивание сегментов (точек) индикатора дисплея разрешением 7Х8
показанного на Рис.3.2. Положение высвечиваемого сегмента индикатора
определяется содержанием портов вводавывода процессора с адресами 01h (по
горизонтали) и 02h (по вертикали). При этом для того чтобы смена
инициируемого сегмента была заметна использована подпрограмма которая
представляет собой видоизмененную программу временной задержки Прогр.3.1.
Рис.3.2.Индикатор дисплея.
Прогр.3.2.Программа последовательного высвечивания сегментов индикатора
MVI B 00h ;В рег. B байт внешнего цикла
MVI C 0Fh ;В рег. C байт внутреннего цикла
LXI H ;В HL адрес ячейки с байтом
MOV M B ;В память байт внешнего цикла
INX H ;В HL адрес ячейки с байтом внутр.
; задержки (инкр. HL).
MOV M C ;В память байт внутреннего цикла
DCX H ;Декрементация HL.
MVI B 01h ;Начальная загрузка B (для Port
MVI C 01h ;Начальная загрузка C (для Port
MOV A B ;В Акк. содержимое регистра B.
MOV B A ;Сохранение Акк. в В.
OUT 02h ;Выдача байта из Акк. в порт 02h.
MOV A C ;В Акк. содержимое регистра C.
JMP LAB_4 ;Безусловный переход на LAB_4.
OUT 01h ;Выдача байта из Акк. в порт 01h.
CALL PROC_1;Обращение к подпрограмме PROC_1.
CPI 40h ;Сравнение Акк. с 40h.
JNZ LAB_3 ;Переход на LAB_3 если
MOV A B ;Запись В в Акк.
CPI 80h ;Сравнение Акк. с 80h.
JNZ LAB_1 ;Переход на LAB_1 если
PROC_1PUSH PSW ;Начало подпрограммы. Сохранение в
; рабочих регистров.
MOV B M ;Загрузка в B из памяти байта
INX H ;Инкрементация HL.
MOV C M ;Загрузка в C из памяти байта
NOP ;Пустая операция.
JZ LAB_7 ;Если Акк. = 0 идти на LAB_7
JMP LAB_6 ;Безусловный переход на LAB_6.
JZ LAB_8 ;Если Акк. = 0 идти на LAB_8
JMP LAB_5 ;Безусловный переход на LAB_5.
POP H ;Восстановление из стека рабочих
Рассмотреть особенности выполнения команд операций со стеком (см.
Ознакомиться с группой команд передачи управления (см. Табл.0-11 –
Подробно рассмотреть особенности выполнения команд вызова и возврата из
подпрограмм (см. Табл.0-13).
Изучить работу программы Прогр.3.1.
Определить при каких числах в регистрах B и C программа Прогр.3.1
будет осуществлять минимальное и максимальное время задержки
приблизительно оценить минимальное и максимальное время задержки.
Что нужно изменить в программе Прогр.3.1 чтобы время задержки
увеличить до одного часа?
Изучить работу программы Прогр.3.2. Обратить внимание на то как
подпрограмма по окончании своей работы обеспечивает восстановление
состояния процессора.
Что нужно сделать чтобы программа Прогр.3.2 осуществляла
последовательное высвечивание сегментов индикатора дисплея разрешением
Задание3.1.Исследование программы временной задержки.
Ввести программу Прогр.3.1 исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы в пошаговом режиме. После
каждой команды проверить содержимое всех регистров МП.
Подбором содержимого регистров B и C в первых двух строках программы
добиться временной задержки приблизительно равной 2–3 минутам.
Задание3.2.Исследование программы последовательного высвечивания
сегментов индикатора дисплея.
Ввести программу Прогр.3.2 исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы в пошаговом режиме.
Исправить программу так чтобы она осуществляла последовательное
высвечивание сегментов индикатора дисплея разрешением 6Х6.
Перечень команд операций со стеком (Табл.0-5 Табл.0-6) и команд
вызова и возврата из подпрограмм (Табл.0-13).
Программу Прогр.3.1 и измененную программу Прогр.3.2 (выполняющую
Х6) с комментариями и в печатном виде.
Результаты анализа работы программ.
Ответы на вопросы в пп.56 и 8 задания для самоподготовки.
Что такое подпрограмма?
Для чего предназначены команды передачи управления?
Какие в системе команд МП КР580 предусмотрены операции со стеком?
Какие команды МП КР580 используются при обращении к подпрограммам и
возврате из подпрограмм?
Для чего в программе Прогр.3.1 предназначены строки: 4–6 9–11?
Где можно использовать программу Прогр.3.2?
Вводвывод маскирование данных и организация условных переходов
Цель работы: Изучение методов подключения и организации обмена
информацией с простейшими устройствами вводавывода. Исследование
программных способов маскирования данных и организации условных переходов в
Общие сведения об организации интерфейса вводавывода.
В обслуживаемых МП-системах управления возникает необходимость в
разработке аппаратной и программной частей интерфейса вводавывода в том
числе интерфейса "человек – МП-система". Наибольшее распространение в
настоящее время получили следующие средства вводавывода информации в МП-
системах: клавиатуры линейные дисплеи (как правило светодиодные или
жидкокристаллические индикаторы) алфавитно-цифровые дисплеи (как правило
на основе ЭЛТ-трубок). Для сопряжения МП-системы на базе МП КР580 с этими и
прочими устройствами вводавывода (УВВ) используются следующие БИС:
контроллер клавиатуры (КК) К580ВК79 контроллер видеотерминала (КВТ)
К580ВГ75 программируемый периферийный адаптер (ППА) К580ВВ55
программируемый связной адаптер (ПСА) К580ВВ51 контроллер прямого доступа
к памяти (ПДП) К580ВТ57 программируемый контроллер прерываний (ПКП)
К580ВН59 программируемый интервальный таймер (ПИТ) К580ВИ53 (см. [1]).
ППА К580ВВ55 может быть использован в качестве интерфейсной БИС для
широкого набора различного периферийного оборудования без каких-либо
дополнительных внешних логических схем. На Рис.4.1 приведен пример
функциональной схемы вывода информации на дисплей и ввода информации с
клавиатуры. Здесь обозначено: МД – магистраль данных; МА – магистраль
адреса; МУ – магистраль управления ИНД1 ИНД6 – шесть цифровых
полупроводниковых индикаторов цифрового дисплея. Также на Рис.4.1
изображена клавиатура с матрицей клавиш размерностью 6 Х 4.
Рис.4.1.Функциональная схема вывода информации на дисплей и ввода
информации с клавиатуры.
В этом примере ППА использует выводы Д0 – Д7 для подключения МД к МП и
обмена данными ППА с МП а также входные и выходные порты A B и C для
связи контроллера с дисплеем и клавиатурой. Порты A и B должны быть
запрограммированы на вывод информации а порт C – на ввод. Для управления
контроллером используются выводы (входы): ЧТ и ЗП – чтение из ППА в МП и
запись в ППА из МП соответственно; ВК – вход разрешения программирования
контроллера; R (СБР) – сброс контроллера. В порту A для передачи данных
применяются только первые шесть разрядов A0 – A5. В порту C используются
разряды C2 C4 C5 и C6 поэтому число которое будет передаваться в порт
C будет иметь специфику обусловленную наличием нулей в его
задействованных разрядах. На одной из линий C2 C4 C5 или C6 появляется 0
в случае нажатия соответствующей клавиши и подачи на адресные шины
клавиатуры нулей порта A. Порт B применяется для вывода информации на
К командам вводавывода МП КР580 относятся команды INN и OUTN. При
выполнении команды INN процессор считывает число из входного устройства с
адресом N и записывает его в аккумулятор. При выполнении команды OUTN
процессор записывает число из аккумулятора в выходное устройство с адресом
N. Адрес устройства указывается одним байтом (N=0 255) поэтому с
помощью данных команд можно обменяться информацией не более чем с 256
внешними устройствами.
Маскирование данных.
В различных ситуациях при выполнении программ необходимо проверять или
изменять (маскировать) состояние одного или нескольких разрядов числа в
аккумуляторе. Это можно осуществить с помощью следующих операций:
Логическое умножение числа в аккумуляторе и маски – очищает разряд
числа (устанавливает в 0) если в соответствующем разряде маски будет
записан 0 и не изменяет его если в этом разряде маски записана 1;
Логическое сложение числа в аккумуляторе и маски – устанавливает
разряд числа в 1 если в соответствующем разряде маски будет записана
и не изменяет его если в этом разряде маски записан 0;
Логическое "исключающее ИЛИ" числа в аккумуляторе и маски –
инвертирует содержание разряда числа если в соответствующем разряде
маски будет записана 1 и не изменяет его если в этом разряде маски
Примеры использования операций маскирования содержимого аккумулятора в
случае если маска находится в регистре приведены в Табл.4.1. В этом
случае команды однобайтные. Маскирование содержимого аккумулятора возможно
также байтом данных (ANID8 ORID8 и XRID8). В этом случае маска
содержится в байте данных а команды являются двухбайтными. При выполнении
логических операций (И ИЛИ "исключающее ИЛИ" и НЕ) задействуются разряды
Z S P AC регистра признаков (С=0). Это позволяет проверять состояние
любого разряда числа и выполнять условные переходы в программах.
Табл.4.1.Примеры использования операций маскирования.
МнемоЧисло в Маска в Результат Комментарий
ANA D001110101010110000101000 Логическое
1111110010001000100010 умножение (И)
0011111111111100001111 содержимого Акк. с
1100001111111111110000 байтом D.
ORA D001110101010110010111110 Логическое
0011110000111100001111 сложение (ИЛИ)
1100000000111111111111 содержимого Акк. с
XRA D001111001010110010010110 Логическое
0011110000111100000000 "исключающее ИЛИ"
Организация условных переходов.
Команды условных переходов относятся к группе команд передачи
управления (см. Табл.0-3 Табл.0-11 – Табл.0-13). Организация условных
переходов в МП осуществляется с помощью регистра признаков (F) который
имеет 5 устанавливаемых разрядов (признаков). Все пять бит регистра
признаков устанавливаются в результате выполнения операций в АЛУ:
арифметической команды возникает переполнение аккумулятора или при
выполнении команды сдвига вытесняется единица из старшего или
Признак дополнительного переноса (АС) устанавливается в 1 если при
Признак нулевого содержимого аккумулятора (Z) устанавливается в 1
если после выполнения команды результат равен нулю (все биты
аккумулятора равны нулю) в противном случае в разряд записывается 0.
Признак паритета (Р) устанавливается в 1 если число единичных
битов аккумулятора четно в противном случае этот разряд будет
установлен в нулевое состояние.
Команда условного перехода проверяет состояние соответствующего разряда
регистра признаков (F). Если при проверке состояния разряда регистра
признаков условие не подтверждается то выполняется следующая по порядку
команда программы иначе происходит переход. Все команды условных переходов
являются трехбайтными: первый байт содержит код команды второй и третий
байты – адрес передачи управления. Таким образом команды условных
переходов позволяют строить ветвящиеся алгоритмы и в зависимости от
текущего значения результата выполнения программы переходить на различные
участки этой программы. Ниже приведен пример программы использующей
маскирование данных и организацию условных переходов.
Программа Прогр.4.1 (на стр.52) осуществляет ожидание простого
(двоичного) события и при возникновении этого события формирует простое
(двоичное) управление. В программе каждый бит порта с адресом 03h
ассоциируется с некоторым событием от внешнего устройства например
соответствует состоянию некоторого концевого переключателя технологического
процесса. Таким образом в технологическом процессе задействованы 8
концевых переключателей с номерами 0 1 7. Так же в технологическом
процессе задействованы 8 исполнительных механизмов с номерами 0 1 7
могущих принимать выключенное состояние или включенное состояние (0 или 1).
Каждому механизму соответствует свой бит порта с адресом 04h. Процессор
принимает данные из портов 03h 04h и выдает данные в порт 04h. Программа
ожидает включение концевого переключателя с номером 5 (остальные
переключатели могут при этом иметь произвольные состояния). В случае
достоверности данного события программа включает механизм с номером 4 в
противном случае она отключает этот механизм если он не отключен. При этом
программа не должна изменять состояния остальных механизмов.
Прогр.4.1.Программа ожидания простого события и формирования простого
MVI B 5Dh ;Загрузка в B заранее заданного
MOV A B ;Загрузка в Акк. заранее заданного
OUT 04h ;Вывод в порт механизмов (04h)
; заданного состояния.
IN 04h ;Чтение в Акк. состояния
MOV B A ;Сохранение в B состояния
IN 03h ;Чтение в Акк. состояния концевых
ANI 20h ;Маскирование всех битов Акк.
JZ LAB_2 ;Если бит с номером 5 равен 0 то
MVI A 10h ;Загрузка в Акк. маски.
ORA B ;Установка бита с номером 4.
JMP LAB_3 ;Безусловный переход на LAB_3.
MVI A Efh ;Загрузка в Акк. маски.
ANA B ;Сброс бита с номером 4.
OUT 04h ;Включениевыключение механизма с
HLT ;Конец программы.
На практике как правило приходится иметь дело с гораздо более
сложными событиями. Например процессор должен выполнить некоторое
действие если биты порта с адресом 05h принимают следующие значения: 0-й
-й и 4-й биты равны 1 а 1-й и 7-й биты равны 0; или 1-й и 4-й биты равны
а 0-й 3-й и 5-й биты равны 0. Такое событие более кратко можно
однозначно записать в виде выражения алгебры Буля:
где [pic]–биты порта с адресом 05h а "[pic]" и "[pic]" – операции
логического умножения и логического сложения.
Изучить по [1 2] способы обмена информацией между МП и внешними
устройствами; рассмотреть схемы подключения устройств вводавывода
данных при различных способах обмена.
Ознакомиться по [1 2] со структурными схемами и режимами работы
программируемого периферийного адаптера (ППА) К580ВВ55 и
программируемого связного адаптера (ПСА) К580ВВ51.
Разобрать принцип действия функциональной схемы вводавывода
изображенной на Рис.4.1 (стр.49).
Ознакомиться с командами вводавывода МП (см. Табл.0-7).
Изучить способы маскирования данных.
Изучить разряды регистра признаков МП и подгруппу команд условных
Изучить работу программы Прогр.4.1.
Самостоятельно разработать программу ожидания сложного события из
Табл.4.2 (вариант события задается преподавателем) осуществляющую
переход к подпрограмме временной задержки при возникновении этого
события. Здесь [pic]–биты порта с адресом 05h.
Табл.4.2.Варианты событий для разработки программы ожидания сложного
№ Событие № Событие
Задание4.1.Исследование программы ожидания простого события и
формирования простого управления.
Ввести программу Прогр.4.1 исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы при различных состояниях
концевых переключателей (порт 03h) и различных состояниях
исполнительных механизмов (порт 04h). Убедиться в правильности работы
Задание4.2.Исследование программы ожидания сложного события.
Ввести программу разработанную в п.8 задания для самоподготовки
исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы при различных значениях
состояния порта с адресом 05h. Убедиться в правильности работы
Функциональную схему вывода информации на дисплей и ввода информации с
клавиатуры (Рис.4.1 стр.49).
Полный перечень команд передачи управления по условию для МП КР580 (см.
Табл.0-3 Табл.0-11 – Табл.0-13).
Полный перечень команд логических операций для МП КР580 (см. Табл.0-8
Исследованные в процессе выполнения лабораторной работы программы:
Прогр.4.1 и программу разработанную в п.8 задания для самоподготовки
с комментариями и в печатном виде.
Перечислить и охарактеризовать БИС используемые при организации
интерфейса вводавывода в МП-системах на основе процессора
КР580ВМ80КР580ВМ80А.
Указать достоинства и недостатки различных способов обмена информацией
между МП и устройствами вводавывода (УВВ).
Режимы работы программируемого периферийного адаптера (ППА) К580ВВ55.
Режимы работы программируемого связного адаптера (ПСА) К580ВВ51.
Принцип действия функциональной схемы вводавывода изображенной на
С помощью каких команд МП может осуществлять вводвывод информации?
Что такое и для чего предназначено маскирование данных.
Перечислить логические команды и команды условной передачи управления
По каким условиям записывается 1 в каждый из флагов регистра признаков
Выполнение арифметических операций
Цель работы: Изучение способов организации и исследование программ
выполнения арифметических операций.
Так как МП серии КР580 не имеет специальных команд для работы с числами
с плавающей точкой то при составлении программ для этого процессора как
правило используется представление чисел с фиксированной точкой.
Восьмиразрядное слово данных позволяет представить число как двоичное
число со знаком имеющее значение от –128 до +127. При этом отрицательные
числа представляются в дополнительном коде а старший разряд числа
используется как знаковый. Такое представление чисел не позволяет выполнять
арифметические операции с использованием переноса при сложении и заема при
вычитании. Число с фиксированной точкой можно представить также двоичными
числами без знака имеющими значения от 0 до 255.
Для МП БИС можно представить также числа в виде двоичного числа Binari-
сoded-decimal (BCD) при котором каждый байт рассматривается как два
полубайта две тетрады каждая из которых кодирует десятичную цифру. Такое
представление позволяет закодировать 1 байт числа от 0 до 99.
Проведение арифметических операций сложения вычитания умножения
деления вычисления специальных функций ниже рассмотрено на примерах.
Сложение и вычитание.
Программа Прогр.5.1– это программа сложения массива однобайтных чисел
(целых без знака) с получением двухбайтного результата. Слагаемые должны
располагаться в последовательных адресах памяти начиная с адреса 0100h.
Результат сложения программы: старший байт – в ячейке памяти с адресом
21h младший – в в ячейке памяти с адресом 0120h.
Алгоритм программы сложения состоит в том что после представления
каждого элемента массива определяется переполнение аккумулятора и если
это имеет место то содержимое регистра увеличивается на 1. Таким образом
за счет суммирования единиц переноса получается старший байт суммы.
Прогр.5.1.Программа сложения массива однобайтных чисел с получением
двухбайтного результата.
LXI H ;В HL адрес первого слагаемого
MVI B 05h ;В В количество слагаемых
XRA A ;Очистить Акк. и сбросить флаг
MOV C A ;Очистить счетчик переносов.
ADD M ;Прибавить к Акк. число из массива
LAB_1: ; слагаемых.
JNC LAB_2 ;Если переноса нет то идти на
INR C ;Увеличить С на 1.
INX H ;Указать на адрес следующего
DCR B ;Уменьшить содержимое счетчика
JNZ LAB_1 ;Если слагаемые не все то идти на
LXI H ;В HL адрес младшего байта
MOV M A ;Акк. в ячейку памяти с адресом
INX H ;В HL адрес старшего байта
Микро-ЭВМ может представить арифметические числа с двойной или большей
длиной машинного слова. Так как МП имеет 8-разрядное АЛУ то операции с
такими числами должны производиться по байтам начиная с младших байтов.
Так операция сложения чисел 17F5+3411 будет производиться следующим
Числа Младший Флаг Старший
F5 11110101 00010111
С06 00000110 01001100
Из приведенных примеров видно что при суммировании (вычитании) младших
байтов чисел можно применять команду ADD (SUB) а при суммировании
(вычитании) остальных байтов чисел необходимо использовать команду ADC
(SBB) которая будет учитывать состояние разряда С регистра признаков МП.
Программа Прогр.5.2 на стр.58– это программа нахождения суммы чисел
имеющих одинаковую длину. Входные параметры программы: регистр С– длина
чисел (в байтах) регистры H L– адрес младшего байта 1-го слагаемого
регистры D E– адрес младшего байта 2-го слагаемого. Каждое из чисел
записывается в последовательных адресах памяти начиная с адресов младших
байтов. Результат заносится в область памяти отведенную под 1-е слагаемое.
Для получения программы нахождения разности чисел имеющих одинаковую
длину достаточно заменить в строке 6 команду ADC на команду SBB. В этом
случае 1-е слагаемое будет вычитаемым а 2-е слагаемое – уменьшаемым.
Прогр.5.2.Программа нахождения суммы чисел имеющих одинаковую длину.
MVI C 04h ;Загрузить в C длину чисел в
LXI H ;Загрузить в HL адрес младшего
LXI D ;Загрузить в DE адрес младшего
XRA A ;Очистить Акк. и флаг С.
LDAX D ;Записать в Акк. 2-е слагаемое.
ADC M ;Сложить Акк. с 1-м слагаемым (с
MOV M A ;Записать сумму на место 1-го
INX H ;Указать на след. байт 1-го
INX D ;Указать на след. байт 2-го
DCR C ;Уменьшение регистра С (счетчика
JNZ LAB_1 ;Если байт не старший то идти на
Известно несколько алгоритмов умножения чисел. При одном из них
умножение можно заменить многократным сложением например: 14*3=
=14+14+14. Существенный недостаток этого способа– значительная
длительность процесса сложения. При другом алгоритме умножение
осуществляется столбиком. Этот алгоритм применим для умножения двоичных
При вычислении результата по второму способу необходимо осуществлять
многократное суммирование со сдвигом влево множимого при одновременной
проверке содержимого разрядов множителей начиная со стороны его младшего
разряда. При этом если в очередном разряде множителя записана 1 то
множимое прибавляется к сумме и сдвигается влево на 1 разряд а если в
разряде записан 0– произойдет только сдвиг множимого. Сдвиг множимого
влево можно заменить сдвигом суммы вправо. По этому принципу работает
программа умножения двух однобайтных чисел с получением двухбайтного
результата Прогр.5.3.
Входными параметрами программы Прогр.5.3 алгоритм которой приведен
ниже на Рис.5.1 (стр.60) являются следующие регистры: регистр D–
множимое регистр E– множитель. Результат записывается в регистровую пару
Прогр.5.3.Программа умножения двух однобайтных чисел с получением
MVI D A1h ;Запись в D множимого.
MVI E 9Bh ;Запись в E множителя.
LXI B ;Очистить регистры B и C.
MVI L 08h ;Загрузка счетчика.
MOV A E ;Множитель в Акк.
RAR ;Сдвиг анализируемого бита в
MOV E A ;Возврат в E сдвинутого множителя.
JNC LAB_2 ;Если бит множителя равен нулю то
MOV A B ;Загрузка в Акк. старшей частичной
ADD D ;Прибавление к нему множимого.
MOV B A ;Возврат в B старшей частичной
RAR ;Сдвиг старшей частичной суммы
; (младший бит в C).
MOV A C ;Загрузка в Акк. младшей частичной
RAR ;Сдвиг младшей частичной суммы
; (C в старший бит).
MOV C A ;Возврат в C младшей частичной
DCR L ;Декрементация счетчика.
JNZ LAB_1 ;Если разряд не последний то идти
Деление двоичных чисел как и чисел представленных в любой другой
системе счисления основывается на последовательном вычитании делителя из
делимого и остатков от деления. Однако двоичное деление реализуется проще
т.к. использование только двух цифр (0 1) исключает в каждом цикле
деления необходимость определения числа делителей содержащихся в текущем
значении делимого или остатка (достаточно только сравнить их). Схема
алгоритма деления однобайтных чисел (целых без знака) со сдвигом делимого
(или остатков) влево приведена ниже на Рис.5.2 (стр.62). Реализует
данный алгоритм программа Прогр.5.4.
При делении делитель вычитается из все большей части делимого и после
каждого вычитания анализируется бит заема (C). Если делитель больше той
части делимого из которой он вычитается то C=1. В этом случае цифра
частного равна нулю и делитель суммируется с результатом вычитания для
восстановления исходной части делимого (остатка). Если при вычитании заема
не возникает (C=0) то цифра частного равна 1 а результат используется
как новое промежуточное делимое.
Рис.5.1.Алгоритм работы программы умножения двух однобайтных чисел с
получением двухбайтного результата.
Входными параметрами данной программы являются делимое (в регистре Е) и
делитель (в регистре D) а выходными параметрами – частное (в регистре Н) и
остаток (в регистре С). Перед началом выполнения программы признак переноса
C должен быть сброшен.
Прогр.5.4.Программа деления двоичных чисел.
MVI E A9h ;Загрузка в E делимого.
MVI D 54h ;Загрузка в D делителя.
LXI H ;Загрузить счетчик битов (L) и
MVI C 00h ;Очистить регистр промежуточного
MOV A E ;Загрузить делимое в Акк.
RAL ;Сдвинуть старший бит в разряд С.
MOV E A ;Возвратить делимое в регистр E.
MOV A C ;В Акк. промежуточное делимое из
RAL ;Сдвинуть разряд С в младший бит
SBB D ;Вычесть из содержимого Акк.
JNC LAB_2 ;Если результат положительный то
ADD D ;Сложить содержимое регистра D с
MOV C A ;Возвратить промежуточное делимое
CMC ;Инвертировать разряд С.
MOV A H ;Запись цифры частного.
DCR L ;Проверены ли все 8 разрядов.
JNZ LAB_1 ;Если нет продолжать.
Вычисление специальных функций.
Для вычисления специальных функций ([pic] [pic] [pic] [pic] [pic]
[pic] и пр.) применяются специальные алгоритмы. Функции [pic] [pic] [pic]
можно вычислить воспользовавшись их разложением в ряд [6] (см. Табл.5.1
стр.63). Число членов ряда определяется исходя из условия получения
требуемой точности. Для вычисления функции [pic] с точностью до целых чисел
можно применить алгоритм основанный на том что квадрат числа можно
определить сложением последовательности нечетных чисел (см. Табл.5.2
Из приведенного примера видно что какое число необходимо возвести в
квадрат такое количество последовательных нечетных чисел начиная с 1 и
Вычисление специальных функций по приведенным выражениям занимает
длительное время и обеспечивает низкую точность. Это обусловлено небольшой
длиной машинного слова и ограниченным быстродействием МП. Поэтому в тех
случаях когда ставятся жесткие условия по быстродействию и точности
применяется вычисление функций с помощью таблиц. Программа Прогр.5.5 (см.
ниже) иллюстрирует это.
Программа Прогр.5.5 определяет квадрат чисел от 0 до 10 включительно.
Входной параметр программы – число x. Оно записывается в регистр L.
Выходной параметр – значение x в регистре Н.
Рис.5.2.Алгоритм программы деления двоичных чисел.
Табл.5.1.Примеры разложения некоторых элементарных функций в степенной
Табл.5.2.К вычислению квадратного корня с точностью до целых чисел.
Число Сумма нечетных чисел Результат
1 + 3 + 5 + 7 + 9 = 25
Прогр.5.5.Программа для определения квадрата чисел от 0 до 10
MVI H 00h ;Очистить регистр Н.
LXI D ;Загрузить начальный адрес
DAD D ;Получить адрес элемента.
MOV H M ;Загрузить его в регистр Н.
JMP LAB_1 ;Безусловный переход для
;Таблица квадратов целых
; 0100 – 00h 0106 –
; 0101 – 01h 0107 –
; 0102 – 04h 0108 –
; 0103 – 09h 0109 –
; 0104 – 10h 010A –
Изучить подгруппу арифметических команд МП.
Ознакомиться с правилами выполнения команды DAA (десятичная коррекция
Подробно изучить работу программ Прогр.5.1 – Прогр.5.5. Рассмотреть
результат выполнения каждой программы на конкретных числовых примерах.
Задание5.1.Исследование программы сложения массива однобайтных чисел
с получением двухбайтного результата.
Ввести программу Прогр.5.1 исправить ошибки осуществить пуск.
Записать в память последовательность из пяти чисел начиная с адреса
00h. Исследовать процесс выполнения программы в пошаговом режиме
(проверить ее выполнение по данным записываемым программой в регистр С
Видоизменить программу Прогр.5.1 так чтобы результат выполнения
записывался по адресу 0220h и 0221h. Проверить результат ее выполнения.
Изменить в программе указатель количества слагаемых на 10 и выполнить
Задание5.2.Исследование программы сложения (вычитания) двух чисел
имеющих одинаковую длину (тип программы задается преподавателем).
Ввести программу Прогр.5.2 исправить ошибки осуществить пуск.
Записать по адресам указанным в регистрах HL и DE 1-е слагаемое
(вычитаемое) и 2-е слагаемое (уменьшаемое). При этом сначала
рассмотреть сложение (вычитание) однобайтных чисел.
Исследовать в аналогичной последовательности результат выполнения
сложения (вычитания) четырехбайтных и шестибайтных чисел.
Задание5.3.Исследование программы умножения двух однобайтных чисел с
Ввести программу Прогр.5.3 исправить ошибки осуществить пуск.
Исследовать процесс выполнения программы в пошаговом режиме при
различных значениях перемножаемых чисел.
Задание5.4.Исследование программы деления двоичных чисел.
Ввести программу Прогр.5.4 исправить ошибки осуществить пуск.
различных значениях делимого и делителя.
Задание5.5.Исследование программы вычисления квадрата числа с помощью
Ввести программу Прогр.5.5 исправить ошибки осуществить пуск.
Записать в память начиная с адреса 0100h таблицу квадратов чисел от 0
Записать в регистр L число квадрат которого необходимо вычислить.
Исследовать процесс выполнения программы в пошаговом режиме и проверить
результат вычисления квадрата числа по содержимому регистра Н.
Ввести в программу проверку на значение числа квадрат которого
вычисляется. Если задаваемое число больше 10 то программа должна
отреагировать на это.
Полный перечень арифметических команд МП (см. Табл.0-8 Табл.0-9).
Программы Прогр.5.1 – Прогр.5.5 с комментариями и в печатном виде.
Программы Прогр.5.1 Прогр.5.2 и Прогр.5.5 должны быть представлены
с учетом их изменений в заданиях к лабораторной работе.
Результаты выполнения арифметических операций по всем заданиям.
Какие команды арифметических операций может выполнять исследуемый МП?
Сформулировать правило выполнения МП команды DAA.
После каких команд можно осуществить десятичную коррекцию числа в
Как оценить максимальное время выполнения программы умножения двух
На чем основаны алгоритмы программ умножения и деления чисел?
В чем преимущество вычисления функции заданной в виде таблицы?
Представить числа от 0 до 20 в двоично-десятичном коде.
Указать возможные способы представления чисел для МП.
КаганБ.М. СташинВ.В. Основы проектирования микропроцессорных
устройств автоматики.– М.: Энергоатомиздат 1987.– 304с.
Электронные промышленные устройства: Учеб. для студ. Вузов спец. “Пром.
Электрон.” В.И.Васильев Ю.М.Гусев В.Н.Миронов и др.– М.: Высш.
КаганБ.М. СташинВ.В. Микропроцессоры в цифровых системах.– М.:
Энергия 1979.– 193с.
Микропроцессоры. В трех книгах под ред. Л.Н.Преснухина. Кн.1.
Архитектура и проектирование микро-ЭВМ. Организация вычислительных
Учебный микропроцессорный комплект. Паспорт. РР3.059.004.ПС.
БронштейИ.Н. СемендяевК.А. Справочник по математике для инженеров и
учащихся втузов. М.: Наука 1980.
[1] При выполнении команд CPI и CMP содержимое Акк. не изменяется. В случае
равенства сравниваемых операндов флаг Z устанавливается в 1 а флаг C – в
в случае когда Акк. больше второго операнда флаги Z и C
устанавливаются в 0 в случае же когда Акк. меньше второго операнда флаг
Z устанавливается в 0 а флаг C – в

Система условных обозначений отечественных интегральных микр.doc

Система условных обозначений отечественных интегральных микросхем
Система условных обозначений современных типов интегральных микросхем
установлена ОСТ 11073915-80. В основу системы обозначений положен буквенно-
Первый элемент - цифра обозначающая группу интегральной микросхемы по
конструктивно-технологическому исполнению:
67 - полупроводниковые ИМС;
- прочие (пленочные вакуумные керамические).
Второй элемент - две или три цифры (от 01 до 99 или от 001 до 999)
указывающие на порядковый номер разработки данной серии ИМС. Первый и
второй элемент образуют серию микросхем.
Третий элемент - две буквы обозначающие функциональную подгруппу и
Вычислительные устройства:
ВМ - микропроцессоры;
ВС - микропроцессорные секции;
ВУ - устройства микропрограммного управления;
ВР - функциональные расширители;
ВБ - устройства синхронизации;
ВН - устройства управления прерыванием;
ВВ - устройства управления вводом - выводом;
ВТ - устройства управления памятью;
ВФ - функциональные преобразователи информации;
ВА - устройства сопряжения с магистралью;
ВИ - времязадающие устройства;
ВХ - микрокалькуляторы;
ВК - комбинированные устройства;
ВЖ - специализированные устройства;
Генераторы сигналов:
ГГ - прямоугольной формы;
ГЛ - линейно - изменяющихся;
ГФ - специальной формы;
Запоминающие устройства:
РЕ - ПЗУ (масочные);
РТ - ПЗУ с возможностью однократного программирования ;
РР - ПЗУ с возможностью многократного электрического перепрограммирования;
РФ - ПЗУ с ультрафиолетовым стиранием и электрической записью информации;
РА - ассоциативные запоминающие устройства;
РЦ - запоминающие устройства на ЦМД;
Источники вторичного питания:
ЕМ - преобразователи;
ЕН - стабилизаторы напряжения непрерывные;
ЕТ - стабилизаторы тока;
ЕК - стабилизаторы напряжения импульсные;
ЕУ - устройства управления импульсными стабилизаторами напряжения;
ЕС - источники вторичного питания;
Коммутаторы и ключи:
Логические элементы:
ЛК - И-ИЛИ-НЕ (И-ИЛИ);
Многофункциональные устройства:
ХК -комбинированные;
ХМ - цифровые матрицы;
ХИ - аналоговые матрицы
ХТ - комбинированные матрицы;
НК - комбинированные;
НФ - функциональные;
ПД - длительности (импульсов);
ПУ - уровня (согласователи);
ПЛ - синтезаторы частоты;
ПЕ - делители частоты аналоговые;
ПЦ - делители частоты цифровые;
ПА - цифро - аналоговые;
ПВ - аналого - цифровые;
ТК - комбинированные;
УТ - постоянного тока;
УВ - высокой частоты;
УР - промежуточной частоты;
УН - низкой частоты;
УК - широкополосные;
УЛ - считывания и воспроизведения;
УС - дифференциальные;
Устройства задержки:
Устройства селекции и сравнения:
ФВ - верхних частот;
АГ - импульсов прямоугольной формы;
АФ - импульсов специальной формы;
АА - адресных токов;
АР - разрядных токов;
Фоточувствительные устройства с зарядовой связью:
Цифровые устройства:
ИК - комбинированные;
ИА - арифметико - логические устройства;
Четвертый элемент - число обозначающее порядковый номер разработки
В обозначение также могут быть введены дополнительные символы (от А до
Я) определяющие допуски на разброс параметров микросхем и т. п.
Перед первым элементом обозначения могут стоять следующие буквы:
К - для аппаратуры широкого применения;
Э - на экспорт (шаг выводов 254 и 127 мм);
Р - пластмассовый корпус второго типа;
М - керамический металло- или стеклокерамический корпус второго типа;
Е - металлополимерный корпус второго типа;
А - пластмассовый корпус четвертого типа;
И - стеклокерамический корпус четвертого типа;
Н - кристаллоноситель.
Для бескорпусных интегральных микросхем перед номером серии может
добавляться буква Б а после нее или после дополнительного буквенного
обозначения через дефис указывается цифра характеризующая модификацию
конструктивного исполнения:
- с гибкими выводами;
- с ленточными выводами;
- с жесткими выводами;
- на общей пластине (неразделенные);
- разделенные без потери ориентировки (например наклеенные на пленку);
- с контактными площадками без выводов (кристалл).

РИС. 1.dwg

Схема базового логического элемента ТТЛ-типа (а)nстатические характеристики ( б - входная в - выходнаяnг - передаточная) условное графическое обозначение nтранзистора Шоттки (д).

Комбинационные схемы.doc

2. КОМБИНАЦИОННЫЕ СХЕМЫ
В комбинационных схемах логическая функция зависит только от комбинации
значений входных переменных.
При описании многих цифровых устройств невозможно обойтись без
упорядоченных двоичных наборов входных и выходных сигналов. Эти наборы
удобно представлять в тех или иных системах счисления (СС).
1 НЕКОТОРЫЕ СИСТЕМЫ СЧИСЛЕНИЯ
В позиционных СС "вес" каждого разряда зависит от его позиции в числе. К
числу непозиционных относится "римская" СС например число - XVII.
Любое неотрицательное n-разрядное целое число C(n-1) C(n-2) C1C0 в
позиционной системе счисления может быть представлено в виде:
D = Cn-1*bn-1 + Cn-2*bn-2 + + C1*b1 + C0*b0(15)
где D - десятичный эквивалент числа Ci - значение i-го разряда b -
основание системы счисления b в степени i - вес (весовой коэффициент) i-
го разряда и n число разрядов целой части числа. В цифровой и
вычислительной технике наиболее распространены двоичная (BIN) десятичная
(DEC) шестнадцатиричная (HEX) и непозиционная двоично-десятичная (BCD)
системы счисления. В BCD системе вес каждого разряда равен степени 10 как
в десятичной системе а каждая цифра i-го разряда кодируется 4-мя двоичными
цифрами. Восьмиричная СС(OCT) применяется реже. В 16-ной системе счисления
цифры от 0 до 9 совпадают с десятичными а для ЦИФР болше 10 используются
буквы латинского алфавита : A(a) = цифра 10 B(b) = 11 C(c) =12 D(d) =
E(e) =14. Двоичное число преобразуется в десятичное беззнаковое число
по формуле (15) например 10010011 = 1*27 + 1*24 + 1*21 + 1*20 = 147
(DEC). Для перевода числа из двоичной системы в 16 - ную его необходимо
разбить начиная справа на группы по 4 двоичных цифры и в каждой четверке
просуммировать веса (8421) соответствующие единичным значениям Ci. Для
обратного перевода каждая HEX цифра заменяется четверкой двоичных
незначащие нули слева если они есть отбрасываются.
Примеры преобразований:
Найдите десятичное число без знака соответствующее двоичному числу
Пояснение: номер разряда 7 6 5 4 3 2 1 0
вес разряда 128 64 32 16 8 4 2 1
значение разряда 0 0 1 1 1 0 1 1
ОТВЕТ : десятичный эквивалент 0 + 0 + 32+ 16+ 8 + 0 + 2 + 1 =
Найти (HEX)16-ный код приведенного выше двоичного числа 00111011.
Пояснение: номер разряда 3 2 1 0 3 2 1 0
вес разряда 8 4 2 1 8 4 2 1
ОТВЕТ : 16-ный эквивалент 0 + 0 + 2 + 1 (3) 8 + 0 + 2 + 1 (11) =
так как в HEX коде цифра 11 записывается с помощью буквы B.
Двоично-десятичное число можно записывать и десятичными цифрами например
98 и двоичными - 0001 1001 1001 1000. Каждое десятичное число можно
представить в виде BCD например 19(DEC) = 19(BCD) но их двоичные
представления не равны: 10011(19DEC) не равно 1 1001(19BCD). Не каждая
запись из нулей и единиц имеет двоично-десятичный эквивалент. Например
001001(BIN) = [C9(HEX)201(DEC)] = ?(BCD) т.к. десятичной цифры 1100=12
Дешифратор (ДШ) преобразует двоичный код на входах в активный сигнал на том
выходе номер которого равен десятичному эквиваленту двоичного кода на
входах. В полном дешифраторе количество выходов m = 2n где n - число
входов. В неполном ДШ m 2n. По определению полный ДШ должен генерировать
n выходных ЛФ определенных на всех наборах из n - входных переменных
т.е. минтермов. Рассмотрим ДШ с n=2 и m=4 называемый также дешифратором "2
в 4" и дополним его входом разрешения выходов OE. Активным уровнем сигнала
на прямых входахвыходах будет 1 а на инверсных - 0. По этому определению
заполним таблицу истинности где величина x может принимать любые значения.
Таблица Карно для выхода y0 и 3-х входных переменных будет иметь вид:
Прямоугольник составленный из 1-ных клеток содержит только одну такую
клетку поэтому логическая функция выхода y0 будет иметь вид: y0 =
OE*~a1*~a0. Аналогично получены остальные три уравнения. Преобразуем
полученные для yi уравнения с помощью аксиомы двойного отрицания к базису И-
НЕ: y0 = ~(~(OE*~a1*~a0)). Решению соответствует схема на рис.13.
Схема обведенная " " имеет условное обозначение (A) а схема в запятых -
обозначение (Б). Возможны также еще 2 комбинации прямых и инверсных входов
Пояснить работу ДШ можно с помощью временных диаграмм для схемы (Б). Во
время действия сигнала ~OE=1 на нижних входах элементов И-НЕ(0..3)
присутствует OE=0 и независимо от значений a0a1 выходные значения ~yi=1
а yi=0 что и видно из рис.13. В эти отрезки времени t0..t1 и t2..t3 выходы
запрещены" т.е. на прямых выходах yi устанавливается пассивный уровень
" а на инверсных выходах пассивная "1". В интервале t1..t2 сигнал
~OE=0(OE=1) и значения yi зависят только от переменных a1a0. Если код на
входах A1A0=10 что соответствует десятичной двойке на входах второго
элемента И-НЕ соберутся 3 логических "1". Сигнал ~y2=0 а y2=1 что видно
на диаграмме y2. Вместо инвертора OEможет применяться более сложная
схемапоказанная на рис.14. Здесь OE=1 в случаекогда ~OE1 = ~OE2 = 0 и OE3
Такая схема применяется в дешифраторе "3 в 8" типа 1533ИД7(555ИД7)
условное обозначение которого приведено на рис.15. Дешифраторы широко
применяются в вычислительной технике как часть больших интегральных схем
для выбора одного из нескольких внешних устройств (ВУ) при обмене данными
между ним и микропроцессором. В этом случае на входы ai подаются сигналы
называемые адресом ВУ а входы называются адресными.
Устройство передающее сигнал с информационного входа на один из выходов
причем номер этого выхода равен десятичному эквиваленту двоичного кода на
адресных входах называется демультиплексором (ДМ). В качестве ДМ может
использоваться дешифратор у которого вместо сигнала OE подается
информационный сигнал x. Например если на входы подать код
a1a0=10(BIN)=2(DEC) то сигнал x появится на выходе y2 а на остальных
выходах yi=0. На рис.16. даны условное обозначение ДМ "1 в 4" и его
механический аналог.
4 УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ДЕШИФРАТОРОВ И ДЕМУЛЬТИПЛЕКСОРОВ
На рис.17 показано соединение двух ДШ "3 в 8" для получения одного ДШ "4 в
" или двух демультиплексоров "1 в 8" для получения одного "1 в 16".
При пассивном значении ~OE=1 сигнал OE=0 (рис.14) и на всех выходах yi
будет "1" независимо от значений сигналов ai. Если ~OE=0 (активный
уровень) то какой из дешифраторов работает зависит только от сигнала a3.
Так если a3=0 то на всех разрешающих входах ДШ (A) будут активные уровни
а на прямом разрешающем входе OE дешифратора (B) сигнал a3 равный нулю
переведет все выходы в состояние 1 (см. табл.4) т.е. работоспособным будет
ДШ (A). Когда a3=1 наоборот работоспособным становится дешифратор (B)
потому что для инверсного входа ~OE дешифратора (A) этот сигнал запрещает
его выходы. Комбинации сигналов a3 и a2..a0 это видно из первых колонок
таблицы образуют последовательность двоичного кода 0000 0111 (0 7)
для дешифратора (A) и последовательность 1000 1111 (8 15) для ДШ
(B). Поэтому нумерация выходов yi получившегося ДШ "4 в 16" сквозная от 0
до 15. На рис.17 справа приведено условное обозначение получившегося
дешифратора - демультиплексора (в справочниках они так часто и называются и
помещаются в один раздел).
Мультиплексор передает сигнал с одного из информационных входов xi на
единственный выход y причем номер этого входа равен десятичному
эквиваленту двоичного кода на адресных входах ai. Если имеется вход
разрешения выхода OE то "0" на этом входе должен перевести выход в
пассивное состояние (последняя строчка таблицы.5). Рассмотрим мультиплексор
в 1" имеющий 4 информационных входа и log4 = 2 адресных входов.
Величина x может принимать любые значения. Количество входных переменных
равно 7 и таблица истинности должна иметь 128 строк. В табл.5 в 4-x
основных строках упаковано 64 исходных (с учетом значений x0 x3) и в
последней строке остальные 64 строчки. Анализ 0 строки приводит к
выводучто y=x0 если a1=0 И a0=0 И OE=1 независимо от переменных x1
x3. Поэтому для этого входного набора можно записать: y=x0*OE*~a1*~a0.
Аналогично записывается y для остальных трех наборов переменных. Общее
решение тогда будет иметь вид:
y = OE(x0*~a1*~a0 + x1*~a1*a0 + x2*a1*~a0 + x3*a1*a0). (16)
Применяя аксиомы двойного отрицания и двойственности к правой части
y = ~(OE*x0*~a1*~a0)+ +~(OE*x0*a1*a0).(17)
Выражению (17) соответствует схемаприведенная на рис.18
а ее условное обозначение и механический аналог на рис.19. Если на адресные
входы подать комбинацию a1a0 = 11(BIN) = 3(DEC) то к выходу y будет
подключен вход D3 при условии если OE=1. Мультиплекcор может иметь
инверсный выход а также третье состояние этого выхода которое отмечается
на схеме ромбом с поперечной чертой.
Мультиплексоры находят широкое применение в вычислительной технике
например многие выводы у микропроцессоров "мультиплексированы" т.е. к
одному выходу подключается несколько внутренних источников различных
сигналов. Это могут быть сигналы линий шины данных и шины адреса
передаваемые последовательно во времени что позволяет сократить общее
число выводов микропроцессора. Если сравнить выражения (16) и (12) то
можно увидеть их тождественность при fi = xi и OE = 1. Следовательно с
помощью мультиплексора с "n" адресными входами можно реализовать любую ЛФ с
n" переменными подавая на инфрмационные входы мультиплексора значения fi.
Шифратор (Ш) может быть неприоритетным если допускается подача только
одного активного сигнала и может быть приоритетным если допускается
подача одновременно нескольких активных сигналов на входы. Неприоритетный Ш
осуществляет преобразование десятичного номера активного входа в двоичный
эквивалент этого номера. Для неприоритетного шифратора "4 в 2" таблица
истинности имеет вид (рис.20):
В приоритетном Ш производится преобразование максимального десятичного
номера активного входа в двоичный эквивалент этого номера. Для такого Ш
входные сигналы лежащие снизу от единичной диагонали по определению не
известны ("x" может быть 0 или 1). Следовательно полная таблица истинности
вместо нижних трех строчек должна содержать еще 2+4+8=14 строк см. рис.21.
Комбинация 0000 на входах не определена.
Для синтеза схемы неприоритетного Ш для каждого выхода составим таблицу
Карно. Четыре входных переменных дают 24=16 комбинаций из которых по
определению заданы в таблице только 4. Остальные 12 неопределенных
(запрещенных) комбинаций в таблицах Карно отметим символом d. Так как
появление этих комбинаций на входах не предусмотрено (по определению) то в
соответствующие клетки т.Карно можно подставлять любые значения в том
числе такие которые позволяют наиболее полно минимизировать ЛФ. Два из
четырех вариантов приведены на рис.22. В обоих случаях две величины d
Из приведенных таблиц находим y1 и y0:
y1 = x0*x1 = x0 + x1 и y0 = x0*x2 = x0 + x2.
Реализация и условное обозначение неприоритетного Ш приведены на рис.23.
Переменная x3 оказалась "обделенной" но это произошло из-за того что если
нет сигнала ни на одном из первых трех входов то он неизбежно должен
присутствовать по определению на оставшемся т.е. на третьем. Переменная
x3 вместе с остальными может быть использована для формирования функции x0
+ x1 + x2 + x3 равной 0 когда не активен ни один из входов что может
сигнализировать например о неисправности источников сигналов.
Шифраторы применяются в контроллерах прерываний работы микропроцессора
внешними устройствами в параллельном преобразователе напряжения в код и
для кодирования номера клавиши. Последнее применение показано на рисунке.
Если нажата клавиша кл3 то на выходе ей будет соответствовать код 11(BIN)
7 ПРЕОБРАЗОВАТЕЛИ КОДА
Преобразователи кодов (ПК) могут быть весовыми и невесовыми. Весовые ПК
преобразуют информацию из одной системы счисления в другую. Основное
назначение невесовых - преобразование информации для ее дальнейшего
отображения. В качестве примера рассмотрим преобразователь двоично-
десятичного кода в код для семисегментных светодиодных индикаторов
(рис.24). На рисунке также показан фрагмент подключения одного сегмента к
выходу схемы с общим эмиттером и приведены начертания первых пяти цифр.
Такой преобразователь должен иметь четыре входа т.к. для кодирования
десятичных цифр от 0 до 9 достаточно четырех двоичных и семь выходов по
одному на каждый сегмент.Таблица истинности преобразователя она же
таблица в соответствии с которой например в цифре 0 должны светиться все
сегменты за исключением сегмента G. В цифре 1 светятся только два сегмента
B и C и т.д. Весовые коэффициенты bi двоично-десятичных разрядов равны 2i
(842 и 1). На рис.25 слева дана таблица истинности. В таблице заполнена
только колонка для сегмента A. Нули в ней проставлены для тех цифр в
которых сегмент A не светится.
В общем случае для синтеза этого ПК требуется составить семь уравнений.
Найдем одно для сегмента A заполнив сначала для него таблицу Карно.
Слева на рис.25-1 приведена ТК прямого значения функции сегмента A. Когда
в таблице нулевых клеток значительно меньше и они компактно сгруппированы
полезнее искать алгебраическое выражение инверсной логической функции т.е.
~Ya ее таблица дана справа. Функция при этом может получиться значительно
проще т.е. содержать меньше переменных и слагаемых. Шесть двоичных наборов
начиная с 1010 в таблице не определены из-за отсутствия десятичных цифр
больших девятки поэтому для минимизации выгоднее считать некоторые из них
единицами. Из таблицы найдем: ~Ya = x2*~x1*~x0 + ~x3*~x2*~x1*x0.
Тогда искомое выражение будет иметь вид: Ya = ~(x2*~x1*~x0 +
~x3*~x2*~x1*x0). Соответствующая ему реализация на элементе И-ИЛИ-НЕ типа
33ЛР4 будет одной из самых простых (рис.25.справа). Промышленность
выпускает микросхемы преобразователей 514ИД2 с открытым коллектором и
4ИД1 с открытым эмиттером.
Сумматор осуществляет арифметическое суммирование n-разрядных кодов X=(x(n-
)..x0) и Y=(y(n-1)..y0). Правила сложения двух одноразрядных двоичных
(+) 1 = 0 и перенос 1 в старший разряд.
Операция (+) называется - сумма по модулю два (переключательная функция
F6). Устройство реализующее эти правила называется одноразрядным
полусумматором и имеет два входа и два выхода . Сложение трех одноразрядных
чисел производится следующим образом:
(+) 1 (+) 1 = 0 и перенос 1 в старший разряд
(+) 1 (+) 1 = 1 и перенос 1 в старший разряд.
Устройство реализующее эти правила называется одноразрядным полным
сумматором (ОПС) и имеет три входа и два выхода. Таблица истинности ОПС
приведена на рис.26 слева.
xiyi - одноименные двоичные разряды чисел X и Y ci - перенос из
предыдущего разряда si - частичная сумма по модулю два и c(i+1) - перенос
в следующий разряд. Значения c(i+1) совпадают со значениями функции
мажоритарности поэтому воспользуемся готовым решением:
c(i+1) = xi*yi + xi*ci + yi*ci. (18)
Таблица Карно для si приведена на рис.26 справа. Из таблицы находим: si =
xi*~yi*~ci + ~xi*~yi*ci + xi*yi*ci+ ~xi*yi*~ci = ~yi(xi*~ci + ~xi*ci) +
yi(xi*ci + ~xi*~ci) = ~yi(xi (+) ci) + yi(xi*ci + ~xi*~ci). Выражение в
последней скобке необходимо преобразовать используя соотношение
xi*ci + ~xi*~ci = ~(xi*ci) * ~(~xi*~ci) = (~xi+~ci) * (xi+ci) =
~xi*xi + ~xi*ci + ~ci*xi + ~ci*ci = ~xi*ci + xi*~ci =
~(xi (+) ci) = ~F6 = F9.
С учетом последнего выражения
si = ~yi(xi (+) ci) + yi~(xi (+) ci) =
yi (+) (xi (+) ci) = yi (+) xi (+) ci. (19)
Схема одноразрядного полного сумматора соответствующая уравнениям (18) и
(19) и ее условное обозначение приведены на рис.27.
Сумматор с последовательным переносом для сложения n- разрядных двоичных
чисел показан на схеме (рис.28.). К его недостатку относится большое время
задержки в наихудшем случае когда от сложения x0y0 возникает сквозной
перенос через все разряды до выхода s(n-1). При двухъярусной схеме
одноразрядного сумматора задержка сигнала от входов до выходов составит
tзд.р. если считать задержку в каждом ярусе одинаковой. Суммарная
величина задержки будет равна:
tзд.р.посл.сумматора = n*2tзд.р. (20)
При сложении многоразрядных чисел задержка выходного сигнала на выходе
последнего разряда становится недопустимо большой.
В ЭВМ сумматор является центральным узлом арифметико-логического устройства
(АЛУ) и от его быстродействия зависит производительность компъютера.
Поэтому применяются сумматоры с параллельной схемой переноса. Выражение
(18) для младшего разряда можно преобразовать используя тождество для для
функции ИЛИ: x + y = ~x*y + x*~y + xy. В правой части равенства СДНФ ф-ии
c1 = x0*y0 + x0*c0 + y0*c0 = x0*y0 + c0(x0 + y0) =
x0*y0 + c0(~x0*y0 + x0*~y0 + x0*y0) =
x0*y0(с0 +1) + c0(~x0*y0 + x0*~y0) =
x0*y0 + с0(x0 (+) y0). (21)
Уравнениям (19) и (21) соответствует схема на рис.29.
Если в каждом разряде сумматора использовать такой одноразрядный сумматор
то никакого выигрыша в скорости не будет. Узел обведенный точками
называется узлом переноса (УП) а функции gi и pi называются функциями
генерации переноса и распространения переноса. С учетом этого можно
c1 = g0 + p0*c0 с2 = g1 + p1*c1 = (22)
= g1 + p1*g0 + p1*p0*c0 (23)
с3 = g2 + p2*c2 = (24)
= g2 + p2*g1 + p2*p1*g0 + p2*p1*p0*c0 (25)
и так далее. Выражения (2224) - это еще последовательный сумматор
т.к. c3 зависит от c2c2 зависит от c1 а c1 зависит от c0. Выражения
(2325) соответствуют уже параллельному т.к. величина ci снимается с
выхода предыдущего разряда в котором она формируется параллельно из всех
первичных переменных. Схемы узлов переноса УП1 и УП2 приведены на рис.30.
Из рис.29 и 30 видно что узел сложения в каждом разряде остается
неизменным а изменяется только узел переноса причем задержка сигнала от
входов xi yi до c(i+1) остается неизменной и для 3-ярусной схемы равна
tзд.р.. Суммарная задержка в каждом разряде увеличится на время
прохождения сигнала от входа ci до si т.е. на величину tзд.р. и составит:
tзд.р.паралл.сумматора = 4tзд.р. независимо от количества разрядов. За это
приходится платить усложнением узла переноса от разряда к разряду.
9 СХЕМА СРАВНЕНИЯ КОДОВ
Два кода X и Y считаются равными если попарно равны их одноименные
разряды. Можно ввести функцию F(X==Y) которая равна 1 если xi=yi для всех
i иначе ее значение равно нулю. В качестве примера возьмем два двухбитовых
числа X=(x1x0) и Y=(y1y0).Таблица Карно для этих чисел приведена на
F(X==Y) = ~y1*~x1*~y0*~x0 + ~y1*~x1*y0*x0 + y1*x1*~y0*~x0 + y1*x1*y0*x0 =
~y1*~x1(~y0*~x0 + y0*x0) + y1*x1(~y0*~x0 + y0*x0) = ~(x0 (+) y0)*~(x1 (+)
F9(x0y0)*F9(x1y1) = ~(F6(x0y0)+F6(x1y1)). Преобразования в последних
двух строчках сделаны с учетом того что ~F6(xy) = F9(xy) и наоборот
(см.раздел сумматоры). Одна из
возможных реализаций приведена на рис.31слева. Практические схемы
дополняются функциями "большеменьше" как например в микросхеме 555СП1
которая сравнивает два четырехразрядных числа. На рис.32 показано
соединение двух таких схем для увеличения разрядности сравниваемых чисел
до восьми. Для правильного результата сравнения чисел X = (x7x6 x0) и
Y=(y7y6 y0) на вход X = необходимо подать 1. Схема сравнения входит в
состав АЛУ микропроцессора и часто называется цифровым компаратором.
10 СХЕМА КОНТРОЛЯ ЧЕТНОСТИ (НЕЧЕТНОСТИ)
Схема применяется для выявления одиночных ошибок вызванных помехами в
линии связи или в блоках памяти. Метод основан на подсчете числа единиц в
передаваемой в линию или направляемой в память на хранение порции
информации причем если число единиц четное - функция четности P(arity)
равна нулю. Для четырехразрядного двоичного числа таблица Карно схемная
реализация и условное обозначение приведены на рис.33.
Символом M2 обозначена операция - "сумма по модулю два". Четыре строки
дают 4 составляющих: P = ~x3*~x2*F6(x1x0) + ~x3*x2*~F6(x1x0) +
x3*x2*F6(x1x0) + x3*~x2*~F6(x1x0) = F6(F6(x3x2)F6(x1x0)) = (x3 (+) x2)
(+) (x1 (+) x0). Рассмотрим пример на рис.34.
Пусть по n-проводной линии связи передается параллельный двоичный код x(n-
x(n-2) x1x0 а принимается код x'(n-1)x'(n-2) x'1x'0. Тогда
величина P1 = x0 (+) x1 (+) .. (+) x(n-1) .
На приемном конце линии связи P2 = x'0(+) x'1(+) (+) x'(n-1) (+) P1.
Подставляя в последнюю формулу выражение для P1 и группируя переменные в
одноименные пары получим: P2 = (x0 (+) x'0) (+) (x1 (+) x'1) (+) (x2 (+)
x'2)(+) Из последнего выражения следует что если передача прошла без
искажений то xi=x'i и xi (+) x'i =0 а P2=0! При искажении одного и в
общем случае нечетного числа бит функция P2=1. Аналогично протекает процесс
контроля и при последовательной передаче по одной линии связи n-бит и
одного бита четности.

РИС. 2.dwg

Схема базового логического элемента ЭСЛ-типа (а) его условное графическое обозначение (б) и статические nхарактеристики ЭСЛ-типа ( в - входная; г - выходная; д - передаточная).

ОРГАНИЗАЦИЯ УСТРОЙСТВ ВВОДА-ВЫВОДА.doc

ОРГАНИЗАЦИЯ УСТРОЙСТВ ВВОДА-ВЫВОДА АНАЛОГОВОЙ ИНФОРМАЦИИ
Современные объекты управления и контроля (технологические или
исследовательские) характеризуются разнообразием и обилием контролируемых и
управляемых параметров. Поэтому устройства обеспечивающие взаимодействие
аналогового объекта с цифровым управляющим процессором могут быть
разделены на индивидуальные и коллективные. К индивидуальным устройствам
следует отнести усилительно-нормализующие в том числе и фильтрующие
усилительные обеспечивающие управление а также передающие устройства для
аналоговых сигналов. Коллективными являются подсистемы аналого-цифрового и
цифро-аналогового преобразования на которые и возлагается большая часть
нагрузки по согласованию аналоговой и цифровой частей системы. Именно эти
подсистемы представляющие достаточно сложную совокупность аналоговых и
цифровых функциональных элементов относят к устройствам ввода-вывода
аналоговой информации называемым также интерфейсами ввода-вывода
аналоговой информации. Традиционные структуры рассматриваемых устройств
могут быть представлены рис. 12.
Как следует из рис. 1 устройство ввода аналоговых сигналов
представляет в общем случае многоканальную подсистему сбора аналоговых
данных с временным разделением измерительных каналов реализуемым
мультиплексором аналоговых сигналов MAC. За счет такого решения снижается
стоимость аппаратных средств приходящаяся на один измерительный канал.
Поскольку входная информация поступает от источников сигналы которых могут
заметно различаться как по скорости измерения так и по динамическому
диапазону необходимы устройства согласующие возможности АЦП с
характеристиками сигналов. Эту роль выполняют устройства выборки и хранения
СВХ а также измерительные усилители с программируемым коэффициентом
усиления ИУ. Все эти устройства в отдельности и в совокупности будут
Основным элементом устройств вывода аналоговых данных являются
цифроаналоговые преобразователи (рис. 2) в которых информация поступающая
от цифрового процессора преобразуется в форму аналоговых управляющих
Часто встречаются совмещенные интерфейсы ввода-вывода аналоговой
Конструктивно интерфейсы ввода-вывода аналоговой информации выпускают
в настоящее время в виде отдельных плат или модулей и интегральных схем
механически и электрически совместимых с определенными типами
вычислительных машин на которые ориентируется изготовитель. Здесь уместно
отметить что практически все зарубежные фирмы производящие вычислительную
технику особенно микропроцессорную выпускают аналоговые интерфейсы ввода-
В настоящее время выпускается три типа аналоговых интерфейсов
интерфейсы ввода интерфейсы вывода комбинированные интерфейсы
ввода-вывода. Каждая из этих разновидностей имеет свою специфику и поэтому
в дальнейшем они будут рассматриваться отдельно.
Рис. 1. Структурная схема устройства ввода
аналоговой информации:
СУ - схема управления
Мультиплексор аналоговых сигналов
В отличие от цифровых мультиплексоров в которых не происходит потерь
информации при передаче цифровых сигналов аналоговый мультиплексор — более
сложное устройство. При разработке мультиплексора основная цель состоит в
том чтобы в измерение аналогового сигнала не вносилась ошибка. Это
требование может быть выполнено при использовании идеального ключа. В
разомкнутом состоянии идеальный ключ имеет бесконечное а в замкнутом —
нулевое сопротивление. Электромеханические переключатели наиболее близки по
своим характеристикам к идеальным однако из-за низкой скорости
переключения и малого срока службы не широко распространены.
Среди полупроводниковых переключателей наилучшими характеристиками
обладают аналовые ключи на полевых транзисторах с р—п-переходом и МДП-тран-
зисторах. Сопротивление закрытого ключа достигает тысяч мегаом и в этом
отношении он становится близким к идеальному находящемуся в разомкнутом
состоянии. По сравнению с другими полупроводниковыми ключами как полевой
транзистор с р—n-переходом так и МДП-транзистор характеризуются полным
отсутствием напряжения смещения в открытом состоянии. Открытый ключ в этом
случае подобен линейному омическому резистору от нескольких десятков до
нескольких сотен ом.
Динамические характеристики аналоговых коммутаторов определяются
временем переключения. Это время для ключей на МДП-транзисторах составляет
сотни наносекунд. В табл. приведены технические характеристики некоторых
аналоговых ключей и коммутаторов в микроисполнении выпускаемых
отечественной промышленностью.
Структура мультиплексора на основе ключей Кл 143КТ1 приведена на рис.
Предельная частота переключения определяется динамическими параметрами
операционного усилителя и ключа.
Рис. 3. Структура коммутатора аналоговых сигналов
Для построения мультиплексоров рационально использовать не отдельные
ключи а многовходовые интегральные коммутаторы например серии 590
которые состоят из микросхем выполненных на основе полупроводниковой КМДП-
технологии. Параметры основных коммутаторов напряжения серии 590 приведены
в табл. 1. Условное графическое обозначение мультиплексоров изображено на
рис. 4. Преимуществом подобных схем по сравнению с другими схемами
построения мультиплексоров являются возможность коммутации сигналов
уровень которых достигает напряжения питания (до 15 В) и стабильность
переходного сопротивления в открытом состоянии при изменении входного
сигнала. . При необходимости построения мультиплексоров с большим числом
каналов используют различные конфигурации многоступенчатых аналоговых
коммутаторов А К. с целью уменьшения указанных погрешностей переключений
Рис.5 Структура многоканального коммутатора аналоговых сигналов
Схемы выборки-хранения.
Для запоминания изменяющихся аналоговых сигналов на время
преобразования коммутации и других операций в системах сбора информации
используют схемы выборки — хранения (рис. 6 а) на котором Кл — ключ.
Элементом памяти схемы выборки -хранения является конденсатор С
подключаемый на время выборки к источнику сигнала. Основные параметры этого
устройства: время выборки апертурное время и максимальное время хранения.
Рис.6. Схемы устройства выборки-хранения
К важнейшим характеристикам устройства выборки- хранения относятся:
время выборки - время от момента подачи сигнала на выборку до момента
установления выходного сигнала; апертурное время — интервал времени между
моментом подачи сигнала на хранение и моментом завершения аналого-цифрового
преобразования скорость разрушения информации - изменение выходного
напряжения вследствие разряда запоминающей емкости; сквозная передача —
часть входного сигнала вследствие конечного сопротивления и разомкнутого
ключа передается на выход.
ОСОБЕННОСТИ ПОСТРОЕНИЯ И КОНСТРУКТИВНОЕ ИСПОЛНЕНИЕ ЦАП
Цифро-аналоговыми преобразователями (ЦАП) называют устройства
генерирующие выходную аналоговую величину соответствующую цифровому коду
поступающему на вход преобразователя. Цифро-аналоговые преобразователи
используются для согласования ЭВМ с аналоговыми устройствами а также в
качестве внутренних узлов в аналого-цифровых преобразователях (АЦП) и
цифровых измерительных приборах. Цифро-аналоговое преобразование в
рассматриваемых в данной книге ЦАП состоит в суммировании эталонных
величин соответствующих разрядам входного кода. Применяются в основном два
метода цифро-аналогового преобразования: суммирование единичных эталонных
величин и суммирование эталонных величин веса которых отличаются. В первом
при формировании выходной аналоговой величины используется только одна
эталонная величина весом в один квант. Во втором методе применяются
эталонные величины с весами зависящими от номера разряда и в суммировании
участвуют только те эталонные величины для которых в соответствующем
разряде входного кода имеется единица. При этом используется двоичный
позиционный код или двоично-десятичный. В случае двоичного позиционного
кода значения всех разрядов поступают одновременно на все входы ЦАП. Работа
таких ЦАП описывается выражением
Х = Р(а12-1+ а22-2+ + аi2-b) (1)
где Х - выходная аналоговая величина; аi — коэффициенты
соответствующих двоичных разрядов которые принимают дискретные значения
единица или нуль; Р — опорный сигнал; b — число разрядов. Опорным сигналом
может служить напряжение постоянного или переменного тока. В
преобразователях из опорного сигнала формируются эталонные величины
соответствующие значениям разрядов входного кода которые суммируются и
образуют дискретные значения выходной аналоговой величины. Дальнейшая
классификация ЦАП может быть проведена по разным признакам:
а) способу формирования выходного сигнала (с суммированием напряжений
делением напряжения суммированием токов);
б) роду выходного сигнала (с токовым выходом выходом по напряжению);
в) полярности выходного сигнала (униполярные биполярные);
г) характеру опорного сигнала (постоянный переменный);
д) конструктивно-технологическому исполнению (модульные гибридные
е) типу элементов для суммирования и деления (резистивные емкостные
Базовая схема ЦАП реализующего выражение (1) показанная на рис.7.a
содержит источник опорного напряжения E0 матрицы двоично-весовых
резисторов набор ключей и дифференциальный операционный усилитель.
Основные недостатки этой схемы определяются необходимостью применения
резисторов с большим диапазоном номиналов например 1R — 1024R для 10-
Рациональным способом уменьшения количества номиналов резисторов
является использование резистивной (лестничной) матрицы R —2R изображенной
на рис. 76. Выражение (1) реализуется схемой ЦАП при ROC = 3R.
Практическую реализацию многоразрядных схем ЦАП рационально проводить
на основе микросхем содержащих основные блоки ЦАП в одном корпусе.
Рис. 7. Схема ЦАП с двоично-взвешенным и сопротивлениями (а) ЦАП и на
основе резистивной (лестничной) матрицы R—2R (б)
На рис. 8 приведена принципиальная схема 12-разрядного ЦАП на микросхеме
4ПА1 содержащей резистивную матрицу и токовые ключи. Для уменьшения
погрешностей от входных токов операционного усилителя введен усилитель
4УД2 с большим входным сопротивлением; для компенсации смещения нулевого
уровня усилителя 544УД2 введен канал МДМ-типа. Операционный
усилитель140УД13 является модулятором а усилитель 153УД6 — демодулятором.
ЦАП работает в дополнительном коде в диапазоне напряжений ±10В. Источники
опорного напряжения E0 как правило строятся на основе использования
полупроводниковых стабилитронов.
Рис. 8. Пример схемы ЦАП
ОСОБЕННОСТИ ПОСТРОЕНИЯ И КОНСТРУКТИВНОЕ ИСПОЛНЕНИЕ АЦП
Аналого-цифровые преобразователи (АЦП) решают задачу поиска
однозначного соответствия аналоговому сигналу цифрового кода. На вход АЦП
поступает аналоговый сигнал и после определенного конечного времени
преобразования на его выходе появляется цифровой код.
Из всего множества АЦП электрических сигналов в первую очередь
выделяются АЦП с промежуточным преобразованием входного напряжения или тока
в физическую величину иной природы (обычно — время или частоту). К ним
относятся различного рода интегрирующие АЦП составляющие основу
большинства универсальных цифровых вольтметров. Как правило это АЦП
высокой точности но относительно невысокого быстродействия.
Более детальная классификация АЦП с промежуточным преобразованием
тесно связана с методами измерения соответствующей неэлектрической
физической величины и здесь не рассматривается так как не представляет
особого интереса для дальнейшего-изложения. Быстродействующие и
сверхбыстродействующие АЦП строятся обычно по схеме с непосредственным
преобразованием входного сигнала в цифровой код. В любом из АЦП этого
класса реализуется один из двух классических методов измерения: метод
совпадения или метод уравновешивания преобразуемой величины.
Первые разделяются на одноступенчатые (параллельные) и
многоступенчатые (в том числе параллельно-последовательные) а затем в
зависимости от режима выполнения основного алгоритма — на асинхронные и
тактируемые (стробируемые).
Тактируемые многоступенчатые АЦП могут иметь как замкнутую структуру
так и разомкнутую. К разомкнутым АЦП этого вида относятся и конвейерные
АЦП. Асинхронные многоступенчатые АЦП имеют только разомкнутую структуру.
Все многоступенчатые АЦП различаются по числу компараторов в отдельных
ступенях. АЦП с одним компаратором в каждой ступени являются оптимальными
по затратам элементов и количеству связей между ними.
Градация следующего уровня может быть произведена на основании
особенностей технической реализации. Среди асинхронных разомкнутых АЦП с
двоичной структурой можно выделить АЦП с усилителями в ступени имеющими V-
образную характеристику. Совмещение функций компаратора усилителя и ЦАП в
одном элементе дает возможность существенно повысить быстродействие АЦП.
Классификация АЦП с уравновешиванием измеряемой величины достаточно
проста. Алгоритм уравновешивания предопределяет замкнутый характер
структуры таких АЦП и наличие тактирования. Наибольшее распространение
получили АЦП с использованием ЦАП в качестве многозначной меры с двоично-
взвешенными разрядами.
Рассмотрим более подробно некоторые типы АЦП. На рис.10. приведены
схема и график работы АЦП последовательного счета. Как видно из графика
время преобразования этого типа переменное и зависит от входного
аналогового сигнала однако такт работы всего устройства постоянен и равен
Тр=Т02n где Т0 — период генератора опорных импульсов n-разрядность
счетчика и собственно АЦП. Работа такого АЦП не требует синхронизации что
значительно упрощает построение схемы управления. С момента поступления
сигнала «Старт» на выходе АЦП с частотой 1Tр изменяются цифровые коды
результата преобразования (частота 1Tр — параметр определяющий
максимально допустимую частоту отслеживания входного сигнала).
Рис. 10. Структура (а) АЦП последовательного счета и временная диаграмма
Некоторым усложнением схемы управления заменой суммирующего
счетчика на реверсивный и введением элементов обеспечивающих
его работу реализуется схема следящего АЦП. Этим достигается
значительное сокращение времени преобразования однако подобные
методы рационально использовать в системах с небольшим
числом каналов преобразования так как один АЦП работает на один
канал. В многоканальных системах сбора и обработки данных широко применяют
АЦП поразрядного уравновешивания (рис.11а где РгСдв и Ргвых —
соответственно регистры сдвига и выхода). Схема управления этого АЦП
более сложная по сравнению с АЦП последовательного счета но время
преобразования значительно меньше.
Временная диаграмма работы АЦП этого типа приведена на рис. 11 б. С
момента поступления сигнала «Старт» генератор тактовых сигналов ГТС
перемещает единичный сигнал на регистре сдвига РеСдв с регистра сдвига
через схему И единица записывается в регистр выхода если Uвх > UвыхЦАП.
Если Uвх UвыхЦАП то в соответствующий разряд регистра выхода
записывается ноль таким образом формируется цифровой код на выходе АЦП
начиная со старшего разряда.
Рис. 11. Структура АЦП поразрядного уравновешивания (а) и временная
диаграмма его работы (б)
В АЦП двойного интегрирования используется метод предварительного
преобразования напряжения во временной интервал а затем измерения
временного интервала. Преобразователь «напряжение — временной интервал»
строится на основе интегратора так как при постоянном входном напряжении
выходное напряжение интегратора—линейная функция времени:
На рис. 12 приведены схема и график работы АЦП двойного
интегрирования. На первом этапе преобразования на вход интегратора через
входной коммутатор подается напряжение Uвх и в течение фиксированного
времени Т1 реализуется первое интегрирование в результате которого на
выходе интегратора устанавливается напряжение пропорциональное Uвх т. е.
Рис. 12. Структура (а) АЦП двойного интегрирования и временная диаграмма
На втором этапе преобразования на вход интегратора подключается Eо
знак которого противоположен знаку Uвх напряжение на выходе интегратора
изменяется от Uвых max до 0 в течение времени Т2 = UвхT1E0. При достижении
на выходе интегратора нулевого уровня «нуль-компаратор» прекращает
поступление тактовых импульсов на вход счетчика результата.
Рис.13. Структура преобразователя напряжение — частота
В АЦП с преобразованием напряжения в частоту используется метод
измерения частоты следования прямоугольных импульсов основанный на
заполнении счетчика импульсов в течение фиксированного времени. Эти
преобразователи используют при медленно изменяющемся входном напряжении.
Основное достоинство этих АЦП — простота схемотехнического решения.
Небольшие габаритные размеры преобразователя «напряжение — частота»
позволяют разместить его в непосредственной близости от датчиков исходной
информации и тем самым реализовать АЦП с высоким соотношением сигналшум.
Преобразователи (рис.13 К л— ключ) с операционными усилителями серий 154
4 с малыми входными токами позволяют решить задачу аналого-цифрового
преобразования за время T= 10 мкс при 8-разрядном выходном коде.
АЦП параллельного преобразования построены на основе двоично-
взвешенного источника Eо (рис.14 где ИОН — источник опорного напряжения
ДШ — дешифратор). Достоинство таких преобразователей — высокое
быстродействие определяемое временем переключения компараторов. Частота
преобразования может достигать 10—20 МГц при 3-разрядном выходном коде.
Число компараторов равно числу разрядов выходного кода. Для получения
двоичного выходного кода необходим на выходе дешифратор ДШ
Рис.14. Структура АЦП параллельного преобразования
Примеры организации ввода аналоговых сигналов в МПС
Рис. 2. Структурная схема устройства вывода аналоговой информации:
Брг - буферный регистр
Рис. 1. Структурная схема устройства ввода аналоговой информации:

П-П ЗАПОМИНАЮЩИЕ УСТРОЙСТВА.doc

Полупроводниковые запоминающие устройства
Компактная микроэлектронная «память» широко применяется в современной
электронной аппаратуре самого различного значения. Память определяют как
функциональную часть ЭВМ предназначенную для записи хранения и выдачи
команд и обрабатываемых данных. Комплекс технических средств реализующих
функцию памяти называют запоминающим устройством (ЗУ).
Для обеспечения работы процессора (микропроцессора) необходимы
программа т.е. последовательность команд и данные над которыми процессор
производит предписываемые командами операции. Команда и данные поступают в
основную память ЭВМ через устройство ввода на выходе которого они получают
цифровую форму представления т.е. форму кодовых комбинаций (0 и 1).
Основная память как правило состоит из ЗУ двух видов (см. рис.2.) –
оперативного (ОЗУ) и постоянного (ПЗУ). ОЗУ кроме того обозначается -
(RAM Random Access Memory) а ПЗУ - (ROM Read Only Memory).
ОЗУ предназначено для хранения переменной информации оно допускает
изменение своего содержимого в ходе выполнения процессором вычислительных
операций с данными. Это значит что процессор может выбрать (режим
считывания) из ОЗУ код команды и данные и после обработки поместить в ОЗУ
(режим записи) полученный результат. Причём возможно размещение в ОЗУ новых
данных на местах прежних которые этом случае перестают существовать. Таким
образом ОЗУ может работать в режимах записи считывания и хранения
ПЗУ содержит информацию которая не должна изменятся в ходе выполнения
процессором программы. Такую информацию составляют стандартные
подпрограммы табличные данные коды физических констант и постоянных
коэффициентов и т.п. И эта информация заносится в ПЗУ предварительно
например путём пережигания легкоплавких перемычек в структуре ПЗУ и в
ходе работы процессора может только считываться. Таким образом ПЗУ
работает только в режимах хранения и считывания.
Функциональные возможности ОЗУ шире чем ПЗУ: ОЗУ может работать в
качестве ПЗУ т.е. в режиме многократного считывания однократно записанной
информации а ПЗУ в качестве ОЗУ работать не может т.к. не позволяет
изменить однократно записанную в ней информацию. Далее коснёмся
разновидности ПЗУ которая допускает перепрограммирование однако и это
ПЗУ не может заменить ОЗУ.
В свою очередь ПЗУ обладает преимуществом перед ОЗУ в свойстве
сохранять информацию при сбоях и отключении питания. Это свойство получило
название энергозависимость. ОЗУ является энергозависимым т.к. информация
записанная в ОЗУ утрачивается при сбоях питания.
Рис.2. Классификация ЗУ
Для обеспечения надёжной работы ЭВМ при отказах питания нередко ПЗУ
используют и в качестве памяти программ. В таком случае программа заносится
в ПЗУ предварительно и уже не может быть заменена в данном ПЗУ другой
программы. Очевидно в использовании ПЗУ таким образом целесообразно прежде
всего в специализированных автоматических устройствах работающих по
постоянной программе.
Запоминающее устройство реализующее функции основной памяти размещают
рядом с процессором на одной плате в одном блоке в зависимости от типа ЭВМ
и такое ЗУ в этом смысле является внутренним. Быстродействие внутреннего ЗУ
должно быть соизмеримо с быстродействием процессора. Практически это
требование не всегда удаётся выполнить: по временным параметрам ОЗУ и ПЗУ
отстают от процессора. По этому внутри ЭВМ размещают ещё и вспомогательную
(буферную) память на быстродействующих регистрах которые используются в
качестве сверхоперативного ЗУ (СОЗУ) с небольшой информационной ёмкостью.
Обозначение микросхем памяти
В соответствии с принятой системой (ОСТ 11 073. 915 - 80) обозначение
микросхемы содержит четыре обязательных элемента.
Первый элемент – цифра указывающая группу микросхемы по конструктивно –
технологическому признаку: 1 5 6 7 – полупроводниковые 2 4 8 –
гибридные 3 – прочие (пленочные пьезокерамические). Второй элемент – две
– три цифры указывающие номер разработки данной серии. В сочетании
указанные два элемента составляют номер серии к которой принадлежит
микросхема. Третий элемент – две буквы обозначающие функциональную
подгруппу и вид микросхемы: РУ – ОЗУ с управлением РМ – матрицы ОЗУ РЕ –
масочные ПЗУ РФ – репрограммируемое ПЗУ со стиранием информации
ультрафиолетовым светом РТ – программируемое ПЗУ РР – репрограммируемое
ПЗУ со стиранием информации электрическим сигналом РЦ – ЗУ на ЦМД ИР –
регистры. Четвёртый элемент – порядковый номер разработки микросхемы в
серии микросхем одного вида. Перед первым элементом для характеристики
условий применения материала и типа корпуса могут размещаться: К-
общетехнического применения Э – экспортное исполнение Р – пластмассовый
корпус типа 2 Е – металлополимерный корпус типа 2 М – керамический
металло- или стеклокерамический корпус типа 2 А – пластмассовый корпус
типа 4 И – стеклокерамический корпус типа 4 Н – керамический
кристаллоноситель Б – бескорпусное исполнение. После четвёртого элемента
может быть размещена дополнительная группа: А Б В и т.д. определяющее
условие разбраковки микросхем по одному из функциональных параметров:
быстродействию потребляемому току и др.
Постоянные запоминающие устройства
ПЗУ могут быть: масочными - запрограммированными на заводе изготовителе
(ROM) однократно-программируемыми пользователем ППЗУ (PROM) многократно-
программируемыми (репрограммируемыми) пользователем РПЗУ с ультрафиолетовым
стиранием (EPROM) или c электрическим стиранием (EEPROM Flash). Широкое
распространение нашли также программируемые логические матрицы и устройства
(PLM PML PLA PAL PLD FPGA и т.д.) с большим выбором логических
элементов и устройств на одном кристалле.
На кристалле каждой микросхемы ЗУ формируются накопитель и схемы
обрамления. Накопитель представляет собой регулярную структуру из отдельных
элементов памяти (ЭП) число которых равно числу бит хранимой информации. К
схемам обрамления относятся дешифраторы выбора адресов ЭП элементы
управления режимами работы ЗУ формирователи сигналов обеспечивающие
сопряжение накопителя с внешней средой.
Микросхемы ПЗУ построены по принципу матричной структуры накопителя.
Функции ЭП в микросхемах ПЗУ выполняют перемычки в виде проводников диодов
или транзисторов между шинами строк и столбцов в накопителе. В матрице
наличие перемычки соответствует 1 а ее отсутствие – 0. Микросхемы ПЗУ
имеют словарную организацию и поэтому информация считывается в форме
многоразрядного кода т.е. словом. Совокупность ЭП в матрице накопителя в
которой размещается слово называют ячейкой памяти (ЯП). Число ЭП в ЯП
определяет ее разрядность n. Каждая ЯП имеет свой адрес и для обращения к
определенной ЯП для считывания из нее информации необходимо к адресным
выводам микросхемы подвести сигналы кода соответствующего данной ячейки
адреса. Число ячеек памяти равно 2m а информационная емкость микросхемы –
Занесение информации в микросхемах ПЗУ т.е. их программирование
осуществляют в основном двумя способами. Один способ заключается в
формировании в накопителе перемычек в местах пересечения строк и столбцов
матрицы через маску на заключительной технологической стадии изготовления
микросхемы ПЗУ. Такие микросхемы ПЗУ называют масочными. Другой способ
программирования микросхемы ПЗУ основан на пережигании легкоплавких
перемычек в тех пересечениях шин строк и столбцов куда должен быть записан
или 1 в зависимости от принятого кодирования. В исходном состоянии такая
микросхема имеет в матрице перемычки во всех пересечениях строк и столбцов.
Программирование осуществляет пользователь электрическими импульсами с
помощью устройства доя программирования называемого программатором.
Микросхемы ПЗУ масочные (ПЗУМ) и программируемые (ППЗУ) допускают
однократное программирование поскольку оно осуществляется формированием
или разрушением соединений в матрице. Один из вариантов реализации ПЗУ
ориентирован на программирование заданных логических функций. Такие ПЗУ
называют программируемыми логическими матрицами (ПЛМ).
Программируемые постоянные запоминающие устройства
Программируемые постоянные запоминающие устройства (ППЗУ) делятся на
однократно программируемые (например биполярные ПЗУ с плавкими
В настоящее время ППЗУ получили самое широкое распространение среди всех
электрически программируемых устройств памяти. Принцип действия ячейки ППЗУ
основан на физических процессах позволяющих необратимо изменить
электрическое сопротивление двухполюсника. По принципу действия различают
два типа однократно программируемых запоминающих элементов (ЗЭ):
резисторный и диодный в которых программирование осуществляется
соответственно пережиганием плавких перемычек и пробоем p-n переходов.
Бит информации хранящийся в ЗЭ резисторного типа определяется наличием
или отсутствием плавкой перемычки. В режиме считывания на ЗЭ подают
напряжение и хранимое значение бита определяют по значению тока
протекающего через перемычку. В состоянии после изготовления ЗЭ хранит 1
(сопротивление перемычки мало) а после пережигания плавкой перемычки – 0.
в качестве плавких перемычек широко применяют тонкие плёнки из нихрома или
поликристаллического кремния. Сопротивление перемычки составляет около 10
Ом. В результате программирования через перемычку пропускают импульс тока
плотностью около 107 Асм2 в результате чего она не обратимо разрушается.
Вследствии малых размеров перемычки и большой энергии выделяемой при
пережигании физические процессы в плёнке достаточно сложны.
Рис. 3. Запоминающие ячейки на основе резисторного ЗЭ: а – с диодной б –
с транзисторной развязкой.
Работа ЗЭ диодного типа основана на необратимых явлениях происходящих
при пробое обратно смещенного p – n перехода. В исходном состоянии ЗЭ
диодного типа хранит 0 а его обратное сопротивление очень велико. При
программировании к диоду прикладывается запирающее напряжение повышенного
уровня под действием которого p – n переход пробивается т.е. происходит
короткое замыкание (состояние логического 0).
Рис. 4. Запоминающие ячейки на основе диодного ЗЭ: а – на диодах шотки б
В схеме ячейки на рис. 3 а в режиме считывания подается положительное
напряжение на шину Х а выходной сигнал снимается с нагрузки включенной
последовательно в шину Y. В режиме программирования(запись 0) на шину Х
подается импульс более высокого напряжения под действием которого
пережигается перемычка и нарушается электрическое соединение между катодом
диода и шиной Y. Обычно для пережигания нихромовых перемычек необходимо
пропустить ток 50 – 100 а кремниевых - примерно 20 мА.
Вследствие того что диод является пассивным элементом для получения
высокого быстродействия формирователи возбуждения выходных шин выборки
строки должны иметь малое выходное сопротивление т.к. в момент подачи
напряжения на шину происходит зарядка паразитных емкостей матрицы входным
током. Использование в качестве элементов развязки транзисторов включенных
по схеме с общим коллектором (рис. 3 б) позволяет существенно снизить ток
выборки для шин Х благодаря усилительным свойствам транзистора дешифратор
при программировании может задавать в выбранную шину значительно меньший
ток чем необходимо для пережигания перемычек. Обычно запоминающие матрицы
строят на основе n - p – n транзисторов что позволяет достичь наивысшего
быстродействия и наибольшей плотности упаковки на кристалле для биполярных
Ячейки памяти на основе диодного ЗЭ (рис. 4.) состоят из двух
встречновключенных p – n переходов при считывания состояния ЗЭ на шину Х
подается положительное напряжение а с нагрузки подключенной к шине Y
снимается выходной сигнал. В исходном состоянии элемент хранит 0 а его
сопротивление очень велико. Для записи 1 к встречновключенной паре p – n
переходов прикладывается повышенное напряжение при котором запертый
переход пробивается и замыкается накоротко. Сравнительно перспективным
считается выполнение ЗЭ на встречновключенных диодах Шотки (рис.4а)
которые в настоящее время получают все большее распространение. В исходном
состоянии встречновключенные диоды не проводят ток (состояние логического
)по при программировании вследствие пробоя происходит закорачивание
обратно смещенного диода (состояние логической 1).
Встречно включенные переходы часто создаются на основе транзистора с
отключенной базой (рис.4б). Эмиттер транзистора соединяются с разрядной
шиной. В режиме программирования при подаче достаточного потенциала на
эмиттер(при заземлении коллектора) происходит необратимый пробой
эмиттерного перехода и транзистор превращается в диод образованный
переходом коллектор - база.
На основе рассмотренных эффектов запоминающих ячеек созданы микросхемы и
блоки ППЗУ ёмкостью более 64 Кбит и временем выборки 15 – 100 нс со
встроенными схемами обрамления.
Репрограммируемые постоянные запоминающие устройства
Репрограммируемые постоянные запоминающие устройства - это многократно
электрически программируемые МОП ПЗУ. Это полевой транзистор с плавающим
затвором и МДОП (металл-диэлектрик-оксид полупроводник) транзистор. Обычно
в качестве диэлектрика используют нитрид кремния.
Конструкция и обозначение полевого транзистора с плавающим затвором
представлены на рис.5
Рис. 5. МОП транзистор с плавающим затвором
Это р-канальный нормально закрытый МОП прибор. Здесь же показаны
вольтамперные характеристики (ВАХ) транзистора в состоянии логических
единицы и нуля (до и после записи информационного заряда). Плавающий затвор
представляет собой область поликремния окруженную со всех сторон
диэлектриком т.е. он электрически не связан с другими электродами и его
потенциал "плавает". Обычно толщина нижнего диэлектрического слоя
составляет десятки ангстрем. Это позволяет в сильном электрическом поле
инжектировать электроны в плавающий затвор:
- или сквозь потенциальный барьер Si-SiO2 путем квантовомеханического
- или над барьером "горячих" носителей разогретых в поперечном или
продольном поле при пробое кремниевой подложки.
Положительное смещение на верхнем затворе (относительно
полупроводниковой подложки) вызовет накопление электронов в плавающем
затворе при условии что утечка электронов через верхний диэлектрический
слой мала. Величина заряда Q накопленного за время t а значит и
пороговое напряжение определяется как [pic] где J(t) - величина
инжекционного тока в момент времени t.
Лавинный пробой подложки вблизи стока может приводить к неоднородной
деградации транзистора и как следствие к ограничению по числу
переключений элемента памяти. МДП-транзистор с плавающим затвором может
быть использован в качестве элемента памяти с временем хранения равным
времени диэлектрической релаксации структуры которое может быть очень
велико и в основном определяется низкими токами утечки через барьер Si-
SiO2 (Fe=3.2 эВ). Fe - высота потенциального барьера. Такой элемент памяти
обеспечивает возможность непрерывного считывания без разрушения информации
причем запись и считывание могут быть выполнены в очень короткое время.
Рис. 6. Инжекция горячих электронов в диэлектрик МДП-транзистора и
другие процессы проходящие при лавинном пробое подложки
На рис. 7 приведена конструкция МНОП транзистора (металл-нитрид
кремния-оксид кремния-полупроводник). Эффект памяти основан на изменении
порогового напряжения транзистора при наличии захваченного в подзатворном
диэлектрике положительного или отрицательного заряда который хранится на
глубоких (1.3-1.5 эВ) ловушках в нитриде кремния вблизи границы SiO2-
Рис. 7. Конструкция МНОП транзистора: 1 - металлический затвор; 23 -
области истока и стока соответственно; 4 - подложка.
Запись информационного заряда происходит так же как и в МОП
транзисторе с плавающим затвором. Высокая эффективность захвата электронов
(или дырок) связана с большим сечением захвата на ловушки (порядка 10-
см2) и большой их концентрации (порядка 1019см3).
Рис. 8. Операция записи в МНОП-структуре (зонная диаграмма).
Ток в окисле Jox - туннельный ток инжекции ток JN - ток сквозной
проводимости в нитриде. В случае прямого туннелирования электронов в зону
проводимости SiO2 сквозь треугольный барьер плотность тока определяется
уравнением Фаулера-Нордгейма [pic] где A - константы Е - напряженность
электрического поля. По мере накопления заряда поле на контакте
уменьшается что приводит к уменьшению скорости записи. Эффективность
записи зависит также и от тока сквозной проводимости в нитриде.
Стирание информации (возврат структуры в исходное состояние) может
- ультрафиолетовым излучением с энергией квантов более 5.1 эВ (ширина
запрещенной зоны нитрида кремния) через кварцевое окно;
- подачей на структуру импульса напряжения противоположного по знаку
записывающему. В соответствии с ГОСТом такие ИМС имеют в своем
названии литеры РФ и РР соответственно. Время хранения информации в
МНОП транзисторе обусловлено термической эмиссией с глубоких ловушек и
составляет порядка 10 лет в нормальных условиях. Основными факторами
влияющими на запись и хранение заряда являются электрическое поле
температура и радиация. Количество электрических циклов "запись-
стирание" обычно не менее 105.
Программируемые логические матрицы
При организации устройств такого типа с одной стороны сохраняется
принцип построения КЦУ основанный на применении ограниченного числа
логических элементов с минимальной избыточностью с другой стороны
сохраняются преимущества постоянных ЗУ связанные с регулярной структурой
элементов и программируемостью связей между ними для конкретных задач. Это
решение реализовано в одной из разновидностей ПЗУ получивших название
программируемых логических матриц (ПЛМ).
Основой ПЛМ. является набор нескольких уровней логических элементов
заданного базиса. На каждом уровне используются однотипные элементы с
одинаковым числом входов поэтому создается структура элементов со многими
признаками регулярности. Между уровнями элементов вводятся системы
(матрицы) горизонтальных и вертикальных (линий) на пересечении которых при
программировании в нужных местах выполняются электрические соединения. Это
можно делать либо на этапе изготовления (как в ПЗУ) либо введением плавких
перемычек (как в ППЗУ). На рис. 9 приведен пример структуры иллюстрирующей
основные принципы построения ПЛМ. Входные элементы относящиеся к уровню I
используются для получения двух разных значений входных сигналов и
обеспечивают необходимую нагрузочную способность. Логические элементы И-НЕ
на уровнях II и III обеспечивают необходимое преобразование кодов в
соответствии с конкретной реализацией соединений в матрицах I—II и II—III.
Можно показать что для каждого выходного сигнала У обеспечивается
преобразование входных сигналов X в соответствии с совершенной
дизъюнктивной нормальной формой (СДНФ). Если на каждом из уровней
используется достаточное число логических элементов с соответствующим
числом входов то на выходе могут быть реализованы любые комбинации кодов.
ПЛМ находят широкое применение для построения различных устройств
управления. На их основе совместно с триггерами регистрами и счетчиками
могут быть созданы разнообразные цифровые автоматы.
Оперативные запоминающие устройства
Полупроводниковые ЗУ подразделяются на ЗУ с произвольной выборкой и ЗУ с
последовательным доступом. ЗУПВ подразделяются на:
- статические оперативные запоминающие устройства (СОЗУ);
- динамические оперативные запоминающие устройства (ДОЗУ).
ЗУ с последовательным доступом подразделяются на:
- приборы с зарядовой связью (ПЗС).
В основе большинства современных ОЗУ лежат комплиментарные МОП ИМС
(КМОП) которые отличаются малой потребляемой мощностью. Это достигается
применением пары МОП транзисторов с разным типом канала: n-МОП и p-МОП. Как
видно на рис. 10 в КМОП инверторе как при низком так и при высоком уровне
сигнала на входе один из транзисторов закрыт. Поэтому потребление энергии
происходит только при переключении "1"R"0" (и обратно).
Рис. 10. Схема КМОП инвертора.
Чтобы реализовать на подложке n-типа не только p-канальный транзистор
но и n-канальный последний изготавливается в так называемом "кармане
как показано на рис. 11
Рис. 11. Конструкция инвертора на КМОП транзисторах.
Аналогично на четырех МОП транзисторах (2 n-МОП и 2 p-МОП включенных
параллельно и последовательно) можно построить и другие базовые логические
элементы "И" и "ИЛИ" и соответственно на их основе строятся все другие
более сложные логические схемы.
Как известно быстродействие МОП транзисторов в первую очередь
ограничивается большой входной емкостью затвор-исток (подложка). Уменьшение
геометрических размеров приборов (площади затвора и длины канала) при
увеличении степени интеграции увеличивает граничную частоту.
Статические запоминающие устройства
Элементарной ячейкой статического ОЗУ с произвольной выборкой является
триггер на транзисторах Т1-Т4 (рис. 12) с ключами Т5-Т8 для доступа к шине
данных. Причем Т1-Т2 - это нагрузки а Т3-Т4 - нормально закрытые элементы.
Рис. 12. Ячейка статического ОЗУ.
Сопротивление элементов Т1-Т2 легко регулируется в процессе изготовления
транзистора путем подгонки порогового напряжения при легировании
поликремниевого затвора методом ионной имплантации. Количество транзисторов
(6 или 8) на ячейку зависит от логической организации памяти
микропроцессорной системы.
Пример структуры ЗУ в которой кроме накопителя -(НК) представлены
элементы обрамления в виде дешифраторов строки (ДшХ) и столбца (ДшУ)
устройства управления (УУ) усилителей записи (УЗ) и считывания (УС)
приведен па рис.13. В таком виде структура наиболее полно соответствует
статическому ОЗУ с матричным накопителем. При словарной организации
накопителя для обращения к отдельным разрядам строки могут включаться
дополнительные мультиплексоры и демультиплексоры. В динамических ОЗУ должны
быть введены элементы регенерации в ППЗУ и РПЗУ элементы записи заменяются
элементами программирования. В структуре на рис.13 на основе двоичного кода
адресной шины А с помощью дешифраторов формируются разрешающие сигналы по
одной строке и одному столбцу накопителя определяя адресованную ячейку.
Устройство управления задает режимы работы ЗУ в соответствии с комбинацией
сигналов CS и WRRD. Значение CS=1 соответствует невыбранному устройству.
При этом отсутствует прием информации по входу DI а выход D0 (если он
может принимать три состояния) находится в состоянии «Выключено». В этом
случае микросхема данного ЗУ работает в режиме хранения информации. Подача
сигнала CS=0 определяет выбор данной микросхемы для записи или считывания.
Информация со входа DI записывается в адресованную ячейку при WRRD = 0
считывается из адресованной ячейки при WRRD = 1. На рис.14 приведены
временные диаграммы поясняющие работу рассматриваемого ЗУ в различных
режимах. Сигнал CS играет роль синхросигнала определяющего начало записи
или считывания информации. К моменту установления разрешающего значения
этого сигнала должны быть сформированы требуемые значения остальных
сигналов (А WRRD DI). С помощью диаграмм удобно задавать временные
параметры ЗУ. В данном случае показано время цикла записи tcv(WR)
Динамические запоминающие устройства
В отличие от статических ЗУ которые хранят информацию пока включено
питание в динамических ЗУ необходима постоянная регенерация информации
однако при этом для хранения одного бита в ДОЗУ нужны всего 1-2
транзистора и накопительный конденсатор (рис. 15. Такие схемы более
Рис. 15 Запоминающая ячейка динамического ОЗУ.
Рис. 16 Конструкция ячейки ДОЗУ (см. рис. 15 слева). Снизу представлен
разрез схемы по линии А-А.
Естественно что в микросхеме динамического ОЗУ есть один или
несколько тактовых генераторов и логическая схема для восстановления
информационного заряда стекающего с конденсатора. Это несколько
утяжеляет" конструкцию ИМС.
При построении оперативной памяти МП-системы применяются микросхемы ЗУ
большой емкости (порядка десятков Кбит). При этом широко используется
динамический способ хранения информации что позволяет применять более
простые ЗЭ. Из-за достаточно жестких ограничений по числу выводов
практикуется передача адресной информации по частям (обычно вначале адреса
строк затем адреса столбцов). По этой же причине микросхема часто
предназначается для хранения одного разряда всех чисел который выделяется
в процессе обращения ко всей строке накопителя. На рис. 17 едставлена
типовая структура микросхемы динамического ОЗУ предназначенной для
хранения MN одноразрядных чисел. Адреса чисел задаются (т+ п) -разрядным
кодом причем одна часть адресует строки другая — столбцы накопителя.
Адреса строк и столбцов подаются по одним и тем же выводам микросхемы в два
приема. Режимы работы задаются комбинацией сигналов CAS RAS WRRD
подаваемой на устройство. Первые два из них определяют обращение к
микросхеме с целью записи считывания и регенерации. Поступление по шине А
m-разрядного кода строки фиксируется в регистре адреса РгА по разрешающему
значению сигнала RAS (логический нуль). При этом с помощью дешифратора
строк (ДшХ) обеспечивается выборка одной из М строк накопителя. При
отсутствии разрешающего значения сигнала CAS (также логический нуль) за
достаточно короткое время будет произведена регенерация строки. Она
предусматривает передачу информации из всех ЗЭ адресованной строки в N
двунаправленных усилителей (У) с последующей записью информации в те же ЗЭ.
Таким образом формируя на адресной шине последовательность адресов строк и
передавая в ЗУ эти адреса с помощью сигнала RAS = 0 можно за М тактов
обеспечить полную регенерацию. Это время не должно превышать 2 мс.
Для обращения к определенному ЗЭ с целью записи или считывания
информации нужно после адресации строки сформировать на шипе А n-разрядный
адрес столбца. Этот код по сигналу СЛ5=0 с помощью дешифратора столбцов
(ДшУ) обеспечит выбор одного из N вунаправленных усилителей. При этом режим
работы (запись или считывание) будет определяться значением сигнала WRRD
который присутствует к моменту формирования значения CAS = 0. Если WRRD=1
то будет иметь место считывание информации из адресованного ЗЭ с передачей
через выходной буферный усилитель на выход D0. При WRRD=0 будет
произведена запись информации присутствующей на входе DI. Временные
диаграммы поясняющие режим работы приведены на рис. 18. Время цикла
считывания tcY(RD) и записи tcr(vR) задается сигналом RAS.
Чаще всего и СОЗУ и ДОЗУ выполнены в виде ЗУ с произвольной выборкой
которые имеют ряд преимуществ перед ЗУ с последовательным доступом.
Микросхемы памяти в составе микропроцессорной системы
Для сравнения на рис. 19 показана конструкция ППЗУ с ультрафиолетовым
(УФ) стиранием на МНОП-структурах с организацией представления информации
Рис. 19. Микросхемы ОЗУ (К573РУ9) и ППЗУ (К573РФ5) в составе
На рис. 19 представлено взаимодействие К573РФ2(5) и К573РУ9 имеющих
одинаковую организацию 2Кx8 с системной магистралью. Байт данных с шины
данных (линии D0-D7) считывается (или записывается) по адресу
выставленному на шине адреса (линии A0-A10). Естественно число адресуемых
ячеек составляет 211=800h=2048. Микросхема-дешифратор К555ИД7 посредством
сигнала CS# (выбор кристалла) позволяет выбрать положение ИМС ЗУ в адресном
пространстве. Для данного случая это адреса 0000h-07FFh для ПЗУ(ROM) и
00h-0FFFh для ОЗУ(RAM). Низкий уровень сигналов управления MEMW# и MEMR#
активизирует процесс записи и чтения соответственно. Напомним что запись
информации в данную ИМС ППЗУ возможен только вне микропроцессорной системы
в специальном программаторе после УФ стирания путем подачи достаточно
высокого напряжения на вход PG.
УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ЯЧЕЙКИ ПАМЯТИ (СЛОВА)
Если требуется хранить данные размером в n-бит а длина слова ячейки
памяти m-бит (n>m) то прибегают к наращиванию длины слова. Делается это
путем объединения nm - микросхем в группы причем все одноименные входы
кроме информационных соединяются между собой. Например если требуется
динамическая память емкостью 256K с длиной слова равной байту то
необходимо объединить 8 1 = 8 микросхем типа 565РУ7 как это показано на
На рисунке девять линий адреса показаны в виде шины - т.е. группы
проводников объединенных по функциональному признаку.
УВЕЛИЧЕНИЕ КОЛИЧЕСТВА ЯЧЕЕК ПАМЯТИ
Увеличение адресного пространства ЗУ в 2k раз требует столько же
микросхем памяти и "k" дополнительных линий адреса к уже имеющимся
n"линиям An+k-1 . .An+0 An-1 An-2 A1 A0. Дополнительные адресные
линии An+k-1 .. An+0 должны разбивать требуемое адресное поле на 2k
неперекрывающихся интервалов покрываемых объемом памяти каждой отдельной
микросхемы. Для решения этой задачи требуется дополнительный дешифратор "k
в 2k". Например если нужен блок ПЗУ емкостью 2K*4 то потребуется 8
микросхем 256*4 типа 541РТ1 и один дешифратор "3 в 8" как показано на рис.
Одноименные j- е выходы микросхем с открытым коллектором соединены с
общим нагрузочным резистором Rj. Три старших дополнительных бита адреса
A10A9A8 выбирают одну из восьми микросхем а восемь младших бит адреса
выводят содержимое одной из 256-ти ячеек памяти на шину данных (ШД).Пусть
на шину адреса (ША) поступил код A10..A0 = 11000011010 = 61A. На всех
выходах дешифратора кроме шестого (A10..A8 = 110 =6) будет высокий
уровень. Нулевой сигнал ~Y6 = 0 на входе ~OE1 шестой микросхемы разрешит
прохождение записанной информации на выходы а код 1 1010 = 1A(HEX) =
(DEC) на адресных входах A7..A0 извлечет содержимое 26-ой ЯП и поместит
его на четыре линии шины данных (ШД).
Особенностью метода является необходимость объединения по ИЛИ(И)
одноименных выходов микросхем. Это можно выполнить или подключением
одноименных выходов к 2n- входовым схемам ИЛИ(И) для каждого разряда или
выполнять выходные структуры микросхем памяти по схеме допускающей
монтажное И(ИЛИ) с открытым коллектором или с третьим состоянием что
целесообразней. По этой причине все микросхемы памяти выпускаются с такими
Регистровые ОЗУ (RG)

ПЕРЕДАТОЧНАЯ ХАРАКТЕРИСТИКА.doc

ПЕРЕДАТОЧНАЯ ХАРАКТЕРИСТИКА
В зависимости от схемотехники и технологии основного (базового) логического
элемента (ЛЭ) существует несколько типов микросхем:
- ТТЛ(Ш) - транзисторно-транзисторная логика с диодами Шоттки или без них;
- КМОП n-МОП - с комплементарными или n-МОП транзисторами;
- ЭСЛ - эмиттерно-связанная логика;
- МОПТШ - логика на арсенид-галлиевых МОП структурах с диодами Шоттки.
Важнейшей характеристикой базового ЛЭ в литературе называемого также
вентилем является передаточная характеристика инвертора Uвых = f(Uвх).
Uвых1Uoh - напряжение на выходе ЛЭ соответствующее логической единице
-"1". Uвых1порUoht - пороговое напряжение на выходе ЛЭ еще
соответствующее - "1". Uвых0Uol - напряжение на выходе ЛЭ соответствующее
логическому нулю - "0". Uвых0порUolt - пороговое напряжение на выходе ЛЭ
еще соответствующее - "0". Uвх1Uih - напряжение на входе ЛЭ
соответствующее логической единице - "1". Uвх1порUiht - пороговое
напряжение на входе ЛЭ еще соответствующее - "1". Uвх0Uil - напряжение на
входе ЛЭ соответствующее логическому нулю - "0". Uвх0порUilt - пороговое
напряжение на выходе ЛЭ еще соответствующее - "0". Ucc - напряжение
источника питания ЛЭ.
Чем больше разница между выхвх сигналами и соответствующими им пороговыми
значениями тем выше помехоустойчивость ЛЭ.
СРАВНИТЕЛЬНЫЕ ХАРАКТЕРИСТИКИ НЕКОТОРЫХ ТИПОВ МИКРОСХЕМ
В таблице приведены усредненные типовые значения некоторых параметров
микросхем выполненных по различным технологиям.
В различных справочниках приведенные выше значения могут незначительно
отличаться друг от друга.

Лекции по схемотехнике 4 курс2.doc

Режим работы транзистора
Сn - емкость источника питания снижающая сопротивление источника
питания по переменному току.
Rэ - принимается равным 0 т.к. Rк (( Rэ
Применяя законы Кирхгофа получим
Но т.к. I к (( Iб то Iэ = I к
Для транзисторов в ИМС Iэ ( (((( мА Iб ( 10(100 мкА.
Коэффициент усиления:
Uвх=-Iб (Rб + Rэ + rб) + Uвх1
rб ( объемное сопротивление перехода база-эмиттер ( (20 (25Ом)
Рассмотрим реальную схему включения транзистора с общим эмиттером
коэффициент усиления составляет от 20(100 и он зависит от значении
объёмного сопротивления rб и значения сопротивления Rэ меньше rб и Rэ
тем выше коэффициент усиления.
Для супер-(-транзисторов с очень малой толщиной базы Кu может
достигать тысяч единиц. Однако снижение данных сопротивлении ведет к
снижению максимально допустимых значений токов и напряжений.
Рассмотрим выходные характеристики:
т.12-используется для ключевого режима;
т.3- для линейного усиления.
Мощность вырабатываемая на коллекторе:
Линейный режим с точки зрения энергетики неоптимален. Оптимальным
является ключевой режим. Отсюда – возможность повышения интеграции
элементов на кристалле.
Ключевой режим позволил создать экономически и энергетически выходные
ИМС МПС а в конечном счете очень сложные задачи.
Дифференциальный усилитель
Полоса усиливаемых частот:
Для снижения Кu синфазного сигнала применяют мостовую схему вкл.
транзисторов VT1 и VT2.
2 – синфазные сигналы.
В мостовой схеме происходит ослабление синфазных сигналов. Синфазный
сигнал характеризуется изменением температуры наводками изменением
питающего напряжения и т.д.
Все эти факторы одинаково влияют на оба транзистора и приводят к
изменению коллекторных токов. В результате через VT3 протекает изменяющиеся
во времени ток. Поэтому VT3 с целью ослабления синфазного сигнала
выполняется в виде генератора стабильного тока т.е. Rэ3=const.
Постоянство Rэ3 обеспечивается ООС выполненной на резисторе R1. Для
большой стабильности Rэ3 ОС в многокаскадных ОУ осуществляется через
– противофазные сигналы (дифференциальные)
Для дифференциальных сигналов: Iэ1 + Iэ2 = const. что не противоречит
значению Iэ3 генератора стабильного тока.
Применение многокаскадных диф-ных усилителей в интегральном исполнении
позволила создать ОУ. Расчет передаточной функции ОУ выявил независимость
Кu от внутренних особенностей. Организация ООС в ОУ с целью снижения его Кu
позволила создать различные решающие звенья выполняющие различные
математические операция. Соединения подобных звеньев позволили создавать
аналоговые вычислительные машины. Однако изменения связей или
перепрограммирование АВМ возможно только механическим путем что резко
снижает применение АВМ в промышленности.
Возникновение помех по общему источнику питания
Cn ( 1000 мкФ (для современных контроллеров)
Cn ( 30Iн (мА) Еn (В) [мкФ] где In – ток нагрузки на источник
Оконечный каскад дифференциального усилителя VT4 обладает максимальным
коэффициентом усиления по мощности т.е. через VT4 протекает наибольший ток
и его изменение приводит к изменение приводит к изменению падения
напряжения на внутреннем сопротивления источника питания. Т.о. изменяется
питающие напряжение на предварительных каскадах дифференциального
усилителя VT1VT2. однако включение стабильного тока VT5 R3 снижает
действие синфазного сигнала.
Для несимметричной схемы дифференциального усиления ООС является менее
эффективной поэтому для исключения влияния колебания питающие напряжения
снижают значение Uпит для предварительных каскадов последовательным
включением Rф по цепи питания.
Наиболее эффективным методом борьбы является дополнительное вкл. Сф. В
интегральном исполнении это невозможно. Поэтому на практике для ОУ на 5
корпусов включают 2 ёмкости: высоко- и низкочастотную. (низкочастотная –
электролитический конденсатор (ед. мкФ); высокочастотная – с твердым
диэлектриком (дес. нФ)).
Синтез цифровых схем
Цифровые схемы могут выполняться на базе дискретных эл-тов (ключевой
режим транзистора) на базе элементарных логических элементов Шеффера и
Пирса на базе логических программируемых матриц на базе микропроцессорных
Разработка схемы – генератора колебаний.
Комбинационные и последовательностные схемы
Следующим этапом развития ИМС является изготовление функционально
законченных ИМС. Они делятся на:
) последовательностные
Данная ИМС позволяет интегрировать схемы более сложного
функционального назначения что позволило повысить надежность качества
показатели разрабатываемых системой управления. К качественным показателям
относятся быстродействие помеха защищенность габаритно-весовые
показатели потребляемая мощность возможность замены одной ИМС на др. т.к.
корпуса ИМС является строго гостированными и однотипными.
К комбинационным ИМС относятся: шифраторы дешифраторы мультиплексоры
полусумматоры сумматоры. Все цифровые схемы выполнены на их основе.
К последовательным ИМС относятся: триггеры (основная ячейка позволяет
построит любую схему) регистры счетчики и схемы обладающие памятью
выполненные на их основе.
Базовый элемент ТТЛ–логики И-НЕ
Наиболее распространенными сериями ТТЛ-логики являются К 133 К155
КМ155. Например серия К155 имеет более 100 наименований различных ИМС.
Различие между данными сериями заключается технологическом исполнении
корпусов а также в различных максимально допустимых климатических
Задержка на 1каскад не более 20нс.
T3 = 05( T 013 + T 103 )
Maксимальное время задержки будет при переходе транзистора из области
насыщения в область отсечки. Это хар-ся временем рассасывания не основных
носителей заряда из области базы. Для n-p-n тр-ров неосновным носителем
заряда является электрон. Для ускорения этого процесса применяют диод
Дана схема И-НЕ состоящая из 3-х каскадов:
-ый каскад выполняет функцию «И» (сопр.RVT1VD1VD3диоды)
-ой каскад фазорасщепляющий (R2R3R4VT2VT3).
-ий каскад выходной (R5VT4VD4VD5).
VT1 – многоэмиттерный тр-р эмиттеры которого подключены чз обратно
включенные диоды на корпус. В нормальном режиме они не влияют на работу
логического элемента «И-НЕ» и защищают логический элемент от неправильного
подключения полярности вход сигнала. При подаче (-) потенциала на 1 из
входов тр-р VT1 открывается и на R1 происходит падение напряжения которое
органичный потенциал на базе VT2. VT2- закрыт VT4 открыт VT5 закрыт. На
входе появляется высокий потенциал. VD4 необходим для обеспечения
помехозащищенности ЛЭ И-НЕ который в открытом состоянии создает разницу в
выходных напряжении примерно на 0.6В.
VT3 совместно с R3 и R4 составляет термостабилизированный резистор со
значением около 1 кОма.
Способы увеличения нагрузочной способности логических элементов
Без применения специальных мер нагрузочная способность ТТЛ-логики
составляет 1 выход 1 вход. Для её увеличения исполняют схемы выходных
каскадов ЛЭ с открытым коллектором с высокоимпедансным состоянием на
Данная схема позволяет увеличивать коэф-нт разветвления по входу за
счет общего сопряжения нагрузки. Аналогичным образом осуществляется
соединение и интеграция схем с открытым эмиттером. Обозначение с открытым
коллектором имеет вид:
Увеличение нагрузочной способности за счет применения третьего
состояния (высоко импидансное) когда оба транзистора выходного каскада VT1
и VT2 закрыты происходит за счет отключения логического элемента от шины
изображается такие схемы:
Синтез последовательностных схем
Последовательностной схемой называют ЦИМС значение выходной функции
которая определяется не только комбинаций входных аргументов но значением
выходной функцией в предыдущей момент времени то есть последовательные
(конечные автоматы) обладают памятью.
Основой последовательностных схем является триггер. Они бывают синхронные и
асинхронные памяти и счетные со статическим и динамическим управлением и в
зависимости от комбинацией используемых переходов в триггерах. В
триггерных схемах существует четыре перехода: единичный нулевой
колебательный запоминающий. Последовательность синтеза триггерных схем
аналогично последовательности синтезу комбинационных схем за исключением в
триггерных схемах в качестве входного аргумента выступает выходной сигнал.
Синтез осуществляется аналогично что и синтез комбинационных схем.
Отличие заключается в том что у последовательностных схем ПОС за счет
подачи выходного напряжения на вход ИМС. ПОС обеспечивает устойчивое
состояние выходного сигнала.
Данная схема триггера является триггером со статическим управлением
обладает недостатком который характеризуется различным моментом времени
переключения поэтому данные типа триггеров синхронизируют. Несколько
уменьшить и снизить данный недостаток можно с помощью схемы динамического
RS- триггер с одним управлением.
DD7 DD8 является непосредственно RS триггером. DD5 DD6 обиспечивает
инверсию R S – сигналов. Для того чтобы правильно определить единичное и
нулевое состояние выходов Q. DD3 DD4 обеспечивают переключение RS-триггера
во времени действия синхроимпульса. DD1 DD2 обеспечивают исключение
влияния R и S сигналов во времени статистического управления
синхроимпульса. Это объясняется обратной связью с выходов DD3 и DD4 на вход
JK–триггер является универсальным триггером имеющим все 4 перехода:
единичный нулевой колебательный запоминающий.
При построении сложных схем (регистры счётчики и др.) в силу разности
времени задержки прохождения импульсов по тому или иному пути происходит
сбой информации на том элементе где осуществляется их соединение. Это
явление называется гонками импульсов.
Время задержки tз определяется соотношением
где R – активное сопротивление цепи по которой проходит импульс;
С – ёмкость включенная параллельно данной цепи.
Эквивалентная схема замещения будет выглядеть следующим образом:
Методы борьбы с гонками импульсов заключаются в снижении активного
сопротивления проводника по которому проходит импульс. Это в свою
очередь приводит к увеличению сечения проводника. С другой стороны
увеличение сечения проводника влечет за собой увеличение ёмкости и
соответственно к увеличению габаритно-весовых показателей монтажных плат.
Требования к снижению сопротивления влекут за собой уменьшение площади p-n-
перехода и увеличение концентрации примеси в области эмиттера. Эти 2
требования противоречат друг другу т.к. увеличение концентрации примеси
приводит к увеличению тока коллектора а это в свою очередь увеличивает
активную мощность выделяемую в области коллектора. При малых объёмах p-n-
переходов снижается коэффициент теплоотдачи. Это приводит к росту
температуры активного элемента что может вызвать сначала электрический а
затем и тепловой (необратимый) пробой – выход ИМС из строя.
При изготовлении опытной партии вероятность распределения времени
задержки tз имеет плавный характер а tз2 (математическое ожидание может
превышать максимально допустимое значение времени задержки. Методы борьбы
со снижением активного сопротивления и паразитных ёмкостей в ИМС приводят к
смещению распределения плотности вероятности влево при промышленном ИМС.
Однако разброс времени задержки существует т.е. как бы существует
неопределенность реального tз конкретной ИМС. Эта неопределенность на
графиках обозначается:
Методами борьбы с гонками импульсов являются:
Подбор ИМС с равными tз ;
Применение логических элементов выполненных на одном кристалле;
В реальных схемотехнических решениях используются линии задержки. Это
осуществляется экспериментальным путём. К недостаткам этого метода
относится сложность реализации искажение формы сигнала в линиях
задержки для устранения этого ставят триггеры Шмитта.
Самым применяемым способом является тактирование элементов схем.
Основные последовательностные схемы
Регистры делятся на :
- регистры реверсивные.
Регистр служит для сдвига поступивших на вход J 1-го триггера
информации информационных импульсов. Переключение триггера осуществляется
при поступлении синхроимпульса причём срабатывание триггера может
осуществляться как по фронту (переднему или заднему) импульса
(динамическое управление) так и по вершине импульса (статическое
управление). Для организации статического управления требуются
дополнительные схемотехнические решения в цепи синхронизации. Вход К
осуществляет сброс регистра в нулевое состояние. Данный регистр позволяет
съём выходной информации в последовательном параллельном прямом и
обратном кодах. При организации многоразрядных регистров (более 6)
становится значительным влияние триггеров друг на друга через общий
источник питания. Это объясняется тем что сопротивление источника
питания имеющего на выходе стабилизатор (компенсационный) и сглаживающий
фильтр (С~1000мкФ) имеет конечное значение
на высоких частотах характеризующих фронты импульсов (сотни МГц). Это
сопротивление долей Ом и в сложных схемах когда переключение отдельных
элементов имеет случайное значение может произойти ситуация когда падение
напряжения на zи.п. воспринимается как сигнал за счёт обратной связи. Это
приводит к сбою передачи информации. Для этого в цепь питания включают ВЧ
фильтр исключающий данную помеху. Этот фильтр также устраняет и
электромагнитные наводки на проводники а на монтажной плате корпусной
проводник как бы охватывает всю схему.
В отличие от последовательного соединения триггеров образующих регистр
сдвига их параллельное соединение образует регистр памяти.
В регистрах памяти триггеры не имеют соединения по информационным каналам.
Общими цепями являются синхронизирующая цепь цепь сброса в 0 (RESET).
Данный тип регистров служит для хранения поступающих в параллельном коде
информационных сигналов а также съёма в параллельном коде выходной
информации. Данный тип регистров обладает максимальным быстродействием. Для
управления работой регистров служат управляющие входы V1 V2. Эти входы
определяют состояние выходной шины как показано в таблице:
0 Информация проходит сквозь регистр
1 Запись информации
0 Считывание информации
1 Отключение регистров от шины т.е. переход в
высокоимпедансное состояние
Для исключения влияния переходных процессов последующих каскадов на
предыдущие в регистрах применяют триггеры типа MS.
Реверсивные регистры
Обеспечивает сдвиг информации влево и вправо.
построения счётчиков используют счётные Т-триггеры. Они строятся на
базе JK-использующих колебательный переход. Данный переход имеет место быть
в случае когда J=K=1. При подаче на счётный вход С счётного сигнала на
выходе Q импульс имеет вид как представлено на рисунке
Применение счётных триггеров MS приводит к задержке выходной информации
на длительность информационного импульса поэтому для увеличения
быстродействия применяют обычные триггеры но при этом необходимо
выполнить условие чтобы длительность информационного импульса была больше
времени задержки триггера.
При построении многоразрядных счётчиков происходит накопление времени
задержки выходной информации относительно входных импульсов. Для исключения
этого явления применяют счётчики с параллельным переносом сигналов.
Основным типом усилителей применяемых при разработке САУ является
операционный усилитель (ОУ). По сути ОУ – усилитель постоянного тока. Он
обладает 4-мя отличительными характеристиками:
) Полоса пропускания от 0 до (
Основным недостатком ОУ является дрейф нуля. Дрейф нуля усилителя
постоянного тока характеризуется тем что в режиме холостого хода когда
кривая 2 характеризуется шумами активных элементов
кривая 1 характеризуется старением полупроводника.
Шумами называют хаотические сигналы со случайной амплитудой частотой и
фазой возникающих на выходе ОУ. Величину напряжения шумов оценивают
среднеквадратичным значением его амплитуды.
Среднеквадратичное значение случайного сигнала – такой постоянный ток
который протекает через одно и то же сопротивление за тот же период
времени выделяя такое же количество теплоты что и случайный сигнал.
) Тепловой шум – тепловое движение электронов в результате которого число
движущихся в одном направлении электронов не равно числу электронов
движущихся в обратном направлении в любой момент времени. Для снижения
этой разновидности шума стараются понизить температуру.
) Регенерационно-рекомбинационный шум – случайный процесс регенерации и
рекомбинации электронов в процессе взаимодействия 2-х типов
) Токовый шум обусловлен случайными изменениями сопротивления
полупроводникового материала в результате контактных и поверхностных
) Дробовой шум характеризуется случайным изменением во времени числа
носителей заряда или же дискретных частиц образующих электрический ток.
) Шум мерцания характеризуется случайным процессом эмиссии фотокатода
полупроводниковых фотоприёмников.
Методы борьбы с шумами
Качество любого устройства оценивается соотношением сигналшум [pic]. Для
оптических устройств это соотношение не должно быть меньше 6(10 для
электронных - ( 10(12. Для современных электронных устройств повышение
соотношения сигналшум происходит за счёт преобразования аналоговых
сигналов в цифровой двоичный код при соответствующей обработке получаемой
информации в цифровом коде.
К методам борьбы с шумами относятся:
Применение фильтров в цепи питания а также в информационном канале.
Оптимальным фильтром в информационном канале является тот у которого
нижняя и верхняя граничные частоты соответствуют спектру информационного
сигнала. В результате отсечки в 1-й и 2-й частях спектра напряжения шума
происходит резкое снижение мощности шума что эквивалентно повышению
соотношения сигналшум. В данном случае шумовой сигнал является "белым
шумом т.к. его спектр равномерен и бесконечен.
Для снижения наводок (электромагнитных помех) входные каскады
электронных блоков экранируют.
Действие экрана основано на использовании скин-эффекта.
**Скин-эффект переход электронов к внешним областям проводника при
повышении частоты тока (напряжения).
Преобразование аналоговых сигналов в цифровой код.
ПР – преобразователь;
УОИ – устройство отображения информации;
Преобразователь ПР позволяет осуществить преобразование информационного
сигнала в двоичном коде по заданному алгоритму. Преобразователь
представляет собой микропроцессорную систему управления.
Т.к. максимальное влияние шумов осуществляется на входных узлах
электронных блоков то предварительный усилитель выполняют по
дифференциальной схеме которая обеспечивает усиление дифференциального
сигнала и ослабление синфазного.
Существенным недостатком схем – усилителей постоянного тока является
отсутствие разделительных конденсаторов между каскадами что приводит к
повышению уровня потенциала по отношению к потенциалу источника питания.
Поэтому необходимо использовать каскады сдвига уровня выходного
напряжения в сторону отрицательных значений.
Операционные усилители (ОУ)
Основой ОУ является дифференциальный усилитель постоянного тока. ОУ
состоит из 4-х основных узлов:
) дифференциальный каскад;
) каскад сдвига уровня;
) эмиттерный повторитель;
) блок защиты выходных цепей.
Блок защиты представляет собой устройство позволяющее контролировать
ток через выходные цепи и при превышении этого максимально допустимого
значения тока происходит отключение источника питания от ОУ. В качестве
регулирующих элементов могут выступать полупроводниковые диоды различных
типов. В некоторых ОУ применяют преобразование аналогового сигнала в
цифровой код с последующим его усилением фильтрацией и обратным
преобразованием. Такие ОУ называют ОУ с цифровым преобразованием. Такие ОУ
выпускают в ограниченном количестве для специального применения.
Для снижения КУ синфазного сигнала во все каскады дифференциального
усилителя вводят генераторы стабильного тока объединенные ООС где
элементом вырабатывающим сигнал ОС является транзистор включенный по
Увеличение синфазного сигнала (это может быть вызвано изменением
напряжения питания температурой и другими факторами) приводит к изменению
напряжения ООС которое воздействуя на генератор стабильного тока (базу
VT3) приводит к росту или снижению суммарного тока обоих транзисторов VT2
Для получения выходного напряжения как отрицательной так и
положительной полярностей питание ОУ осуществляется от двухполярного
источника питания (ИП). Данное питающее напряжение получаем с помощью
мостового выпрямителя путём последовательного соединения двух
электролитических конденсаторов.
Когда не требуется получение отрицательного выходного напряжения
отрицательный вывод ОУ заземляют тем самым снижают уровень питающего
напряжения и повышается эффективность работы ОУ а корпус ОУ остаётся
Усилительный каскад на ОУ
Данная схема используется в качестве как предварительных так и
оконечных каскадов усиления. Для предварительных усилителей повышенными
требованиями являются:
- минимальный коэффициент собственных шумов. Такие усилители – прецизионные
- большее входное сопротивление. Оно обеспечивает минимальное потребление
тока от источника сигнала что снижает влияние изменения выходного
сопротивления (внутреннего сопротивления) источника сигнала на уровень
входного синфазного сигнала.
- С большим коэффициентом ослабления синфазного сигнала
- С большей полосой пропускания. Она характеризуется верхней граничной
частотой усиления ОУ.
где k – постоянная Больцмана;
Т – тем-ра по Кельвину;
(f – полоса пропускания.
Для оконечных каскадов выбор ОУ осуществляется по минимальному
выходному сопротивлению и максимально допустимой мощности усиления входного
Коэффициент усиления усилительного каскада на ОУ не зависит от
внутренней структуры ОУ а зависит только от соотношения внешних
сопротивлений. Для увеличения входного сопротивления z1 подбирают не менее
кОм. Сопротивления z1 и z2 могут быть комплексными. Комплексные
сопротивления позволяют осуществлять операции интегрирования и
дифференцирования в реальном масштабе времени.
Для микропроцессорных систем функцию её можно разбить на аппаратную и
программную части. Операции интегрирования и дифференцирования стараются
выполнить аппаратно. Это позволяет сэкономить объём памяти (ОЗУ) и
существенно выиграть в быстродействии.
Суммирующий усилитель
Для исключения влияния выходных сопротивлений источников сигнала друг
на друга z1 и z2 стараются выбрать с большим номиналом (10(100 кОм).
Вычитающий усилитель
Использование 2-х разнополярных входов ОУ приводит к вычитанию входных
сигналов. Требования к сопротивлениям те что и в предыдущем случае.
Дифференцирующий усилитель
Для снижения постоянной времени дифференциатора требуется снижение С и
R однако существует ограничение на снижение С и R и для каждого ОУ
характеризующегося верхней граничной частотой и значением входного
сопротивления минимальное значение С и R различны.
Интегрирующий усилитель
Устройства сопряжения с объктом управления.
с системой управления имеет вид:
zЭ – сопротивление экрана;
zсв – сопротивление связи;
zп – сопротивление помехи.
Эквивалентная схема датчика снимающего полезную информацию с ОУ
представляет собой параллельное соединение двух источников ЭДС: Еc и Еп.
Эти источники сигналов находятся в непосредственной близости от ОУ. Чтобы
осуществить передачу информации требуется линия связи (ЛС). Данная ЛС
обладает конечным значением внутреннего сопротивления т.к. выходное
сопротивление источника сигнала мало а ЛС имеет определенную длину
поэтому в качестве эквивалентного сопротивления ЛС информационного сигнала
используют сопротивление экрана. Данная схема применяется в тех случаях
когда МП не имеет заземления. Для ответственных систем управления где
нужны неискаженные фронты применяют коаксиальные ЛС. Это приводит к
снижению ёмкости связи. Для увеличения длины ЛС используют линейные
усилители расположенные на определенном расстоянии (ретрансляторы). При
наличии заземления на ОУ для развязки цепей источника питания с цепями ОУ
используют оптоэлектронную развязку:
Т.к. информационный канал имеет разрыв по "плюсу" общая земля
микропроцессора и источника сигнала не влияет на работу ОУ
Развитие автоматизации производственных систем (ПС)
Первым этапом развития автоматизации ПС является создание систем
автоматического управления на базе микропроцессорных систем или
контроллеров. Достоинством микропроцессорных систем является их узкая
специализация требующая оптимальный объём памяти и соответствующее
быстродействие. В этом случае микропроцессорная система разрабатывается для
конкретной единицы оборудования с числом контролируемых параметров (10.
Скорость обработки зависящая от быстродействия микропроцессорной системы
определяется физическими законами изменения того или иного параметра
объекта управления. Недостатком микропроцессорной системы является высокая
стоимость определяющаяся единичным производством т.к. для индивидуальных
ОУ требуется специализированная микропроцессорная система.
Контроллеры представляют собой микропроцессорную систему широкого
функционального назначения и применяются для управления различными ОУ с
изменением алгоритма управления в ПЗУ. Для обеспечения управления
различными ОУ в контроллерах существует определенный запас памяти и
применяется микропроцессор с повышенным быстродействием. Для обеспечения
переналадки требуется в ПЗУ заложить программное обеспечение для
И – исполнительное устройство;
П – преобразователь;
К – контролирующий блок.
Вторым этапом развития автоматизации ПС является автоматизированные
системы управления которые позволяют участие оператора в ходе выполнения
процесса управления.
АСУ отличается от САУ тем что оператор в критические моменты хода
выполнения ТП может повлиять на изменение его параметров (ЧПУ станков –
одноуровневая АСУ). Одноуровневая АСУ не позволяет управлять ходом
управления ТП в целом т.к. линия ТП состоит из отдельных станков или
агрегатов где требуется их согласованное действие. Поэтому третьим этапом
развития является двухуровневая АСУ ТП.
Верхний уровень представляет собой управляющую ЭВМ (УВМ) с повышенными
возможностями (большим объёмом памяти высоким быстродействием).
Двухуровневая АСУ ТП может быть двух типов:
В 1-м случае СУ нижнего уровня подчиняется командам ЭВМ верхнего уровня
и не могут принять своё решение. Достоинством таких АСУ ТП является
простота организации надёжность низкая стоимость. Недостатки: в случае
выхода ЭВМ из строя одной из АСУ нижнего уровня большой выход брака
определяющийся большим временем цикла обращения к данной АСУ.
Во 2-м случае АСУ ТП передает часть функций управления на АСУ нижнего
уровня. В этом случае АСУ нижнего уровня способна принимать решения в ходе
выполнения ТП. Достоинства: снижение выходного брака повышение
качественных показателей ТП. Недостатки: высокая стоимость за счёт
расширения объёма памяти и повышения быстродействия микропроцессора нижнего
Структурная схема АСУ нижнего уровня.
ИМ1 ИМn – исполнительные механизмы;
ИС – интерфейсы связи.
В данном случае происходит параллельная работа САУ с оператором.
Интерфейсы связи предназначены для согласования уровней выходных сигналов с
датчиков пульта и шины данных с необходимыми уровнями исполнительных
механизмов дисплея и микропроцессорной системы. Они также формируют
последовательность запроса и выдачи управляющих сигналов. Интерфейсы связи
могут также преобразовывать коды последовательный в параллельный и
наоборот. Они служат в качестве шинных формирователей.
Интерфейсы связи в необходимых случаях могут производить
предварительную статистическую обработку поступающей с датчиков информации
с целью снижения вероятности принятия ошибочных решений оператора. В этих
случаях на оператора возлагается большая ответственность но при этом
снижается быстродействие принятия решений микропроцессором. Такое
разделение функций между микропроцессором и интерфейсами снижает нагрузку
на микропроцессор. При организации двухуровневого АСУ ТП в
микропроцессорную систему включают интерфейсы связи с ЭВМ которые
реализованы стандартными схемами. В двухуровневых АСУ ТП если не
существует приоритет выполнения какой-либо операции происходит
последовательный опрос систем нижнего уровня. В случае существования
приоритета к данной системе обращаются за один цикл несколько раз.
Типы контроллеров (интерфейсы связи)
Контроллеры связи с объектами обеспечивают три режима работы: 1.
Чтение когда информация от ОУ передается на микропроцессорную систему; 2.
Запись; 3. Режим прерывания выполнения основной программы.
При выполнении третьего режима микропроцессор приостанавливает ход
выполнения основной программы и переходит в: а) режим ожидания; б)
обслуживание процедуры обработки прерывания; в) режим прямого доступа к
памяти (ПДП): микропроцессор приостанавливает свои действия а ОУ
осуществляет через контроллер ПДП передачу информации в область ОЗУ
отведенную для режима ПДП.
Поэтому принципу все контроллеры делятся на:
- активные (контроллер ПДП) которые осуществляют без микропроцессора обмен
- пассивные – управление ими осуществляется микропроцессором. В них
обмен данными осуществляется в трёх режимах:
) синхронный – осуществляется редко и применяется только для
процессов строго фиксированных во времени. Синхронный обмен
информацией медленнодействующий но он обеспечивает более
высокую помехозащищенность канала передачи информации.
) Асинхронный – наиболее часто используемый. Достоинством
является высокое быстродействие недостатком – низкая
) С прерываниями – в этом режиме выполнение хода основной
программы ведет к потере времени обработки получаемой
информации что снижает быстродействие системы
Для быстрых процессов используется параллельный обмен данными.
Последовательный – при длинных ЛС требующих установки шинного
формирователя т.к. любая длинная линия обладает распределенной
индуктивностью ёмкостью и активным сопротивлением что приводит к
искажению как формы сигналов так и снижению их амплитуды.
Запоминающие устройства классифицируются на:
- СОЗУ – сверхоперативная память служит для обмена информацией
микропроцессора с внешними запоминающими устройствами и хранения
промежуточных данных и команд. Быстродействие соизмеримо с
быстродействием микропроцессора. Выполняется на полупроводниковых
приборах причём основой является ТТЛШ- или ЭСЛ-технология.
- ОЗУ. Быстродействие на порядок ниже чем у СОЗУ но объём достигает сотен
килобайт. Технология изготовления – как у СОЗУ.
- ПЗУ – может быть как внутренним по отношению к микропроцессорной системе
так и внешним. Внутренние ПЗУ строится по полупроводниковой технологии и
делятся на программируемые (ПЗУ) и перепрограммируемые(ППЗУ). В
программируемые ПЗУ информацию можно записать только 1 раз. Формирование
кода хранимой информации осуществляется пережиганием перемычек диодных
матриц. Это производится подачей высокого напряжения на соответствующие
ячейки (~30В). ППЗУ имеют возможность получать информацию несколько сот
раз. Ограничение количества циклов перепрограммирования связано с
изменением структуры p-n переходов при воздействии ультрафиолетового
излучения (во время стирания ранее записанной информации). Быстродействие
внутреннего ПЗУ соизмеримо с быстродействием ОЗУ. Внешнее ПЗУ может
выполняться как по полупроводниковой технологии так и на магнитных
дисках лентах и перфолентах. Внешнее ПЗУ в зависимости от типа
исполнения имеют различное быстродействие и обладают различным объёмом
В основе принципа действия ПЗУ – накопителя на магнитном диске положена
доменная структура строения ферромагнитного материала. В качестве носителя
информации используются магнитомягкие ферромагнитные материалы с очень
малой остаточной магнитной индукцией. Под воздействием внешнего магнитного
поля магнитной головки происходит переориентация домена находящегося в
зоне действия магнитного поля. Его ориентация сохраняется бесконечно долго
при отсутствии внешнего магнитного воздействия. При считывании информации
на считывающей головке индуцируется ЭДС которая пропорциональна углу между
проводником головки и направлением магнитной индукции домена.
КЛЮЧЕВОЙ РЕЖИМ РАБОТЫ ТРАНЗИСТОРА
Существует 3 вида характеристик транзистора:
- входная – зависимость тока базы от напряжения между базой и эммитором
при неизменном напряжении между коллектором и эммитором. Iб (Uбэ) при
Эффективность влияния напряжения Uбэ увеличивается с ростом Uкэ на
Iб. При отсутствии напряжения между К и Э (Uкэ) ВАХ входная принемает
вид обычного p-n перехода так как переход между Б и К не участвует в
работе транзистора. При подаче запираюшего напряжения в начале
происходит обратимый электрический пробой (на этом принцепе работают
стабилитроны) и далее тепловой пробой.
- переходная характеристика – зависимость выходного коллекторного тока
Iк от выходного напряжения Uбэ.
- Выходная характеристика – зависимость выходного Iк от выходного
напряжения Uкэ при различных Iб.
При ключевом режиме работы транзистора рабочие точки занимают крайние
положения. Точка 1 – область отсечки транзистор закрыт (Iб = 0) точка 2 –
режим насыщения – область насыщения ограничевается максимально допустимым
Для каждого транзистора существуют свои максимально допустимые значения
Iк Uкэ и максимальной мощности рассеяния коллектора. Основное
выделение тепла при рекомбинации происходит в области коллектора поэому
чаще всего коллектор является корпусом транзистора. Поскольку кривая
Рдоп.макс. находится в более критическом положении по отношению к
нагрузочной линии поэтому для того чтобы снять максимальную выходную
мощность с транзистора применяют радиаторы для рассеяния тепла и снижения
установившегося значения температуры. Снижение температуры влечет повышение
эффективности работы транзистора. В импульсном режиме тепловой режим
намного легче чем в линейном. Это связанно с тем что :
Запас по электр.прочности равен 25% от максимально допустимого
Основная задержка срабатывания ключа происходит при переходе из
открытого состояния в закрытое. Это связано с тем что закрытие транзистора
связано с процессом рассасывания неосновных насителей заряда из области
базы. Кроме задержки выходного импульса по отношению к входному происходит
и искажение франтов выходного импульса. Для ускарения процесса
рассогласования применяют доид Шоттки. Он имеет переход металл-
полупроводник и не обладает потенциальным борьером в отрытом состоянии.
Поэтому неосновные носители зарядов (электроны) для n-p-n транзисторов из
Б минуя переход К-Б через диод Шоттки переходят на коллектор. Сопротивление
Б служит для снижения Iб в открытом состоянии транзистора. Однако в
импульсном режиме при Uпь = 5 В но для ускорения процесса как открытого
так и закрытого транзистора базовый резистор шунтируют ускоряющим
конденсатором (Сб). В этом случае Uбэ имеет вид:
Ключевой режим работы самый экономичный;
Ключевой режим работы позволил повыситьстепень интеграции ИМС.
Для закрытого транзистора:
Если Rн=Rk то Uвых = 25В. это условие нас неудовлетворяет необходимо
чтобы Rн>>Rk. Первое требование к выходному каскаду для обеспечения
заданного минимального значения "1"является обеспечение бесконечно большого
входного сопротивления последовательного каскада.
На выходе ключа получаем искаженный импульс с задержкой для
формирования франтов выходного импульса используюттриггер Шмитта. Он
представляет собой одновибратор срабатывающий при достижении входтого
напряжения оределенного уровня. Положительная обратная связь в триггере
приводит к резкому снижению выходного сопротивления (единицы Ом) что
снижает постоянную времени заряда и разряда емкости p-n переходов.
Синтез цифровых схем (повторение)
- ПОСЛЕДОВАТЕЛЬНОСТНЫЕ
Комбинационные ИМС: мультиплексор демультиплексор дешифратор
) задали ТЗ – таблицу истинности
) выделим строки где выходная функция равна 1.
) Составим карту Карно:
Требования: минимум числа контуров с максимальным числом единиц в
) Записываем минимальную ДНФ
) Применяем теорему Де Моргана
Отличие последовательностных: вместо Х4 – Q – выходная функция
предыдущий момент времени.
Синтезировав схему надо понять какой это триггер:
а) асинхронный или синхронный. Синхронный триггер исключает гонки
б) в зависимости от типа перехода: 01 хранение колебание (JK-триггер
Д- триггер счетчики) Д- триггер – триггер хранениясигналы J и K подаются
В качестве элемента памяти используется Д- триггер исключающий
колебательный переход.
Основой всех схем МП является логический элемент который составляет
как комбинационные так и последовательностные схемы. Основой МП является
набор сумматоров регистров счетчиков и управляющих схем. Управляющие
схемы выполняют вспомогательные операции. Сумматор является основой АЛУ
поскольку он позволяет производит любую математическую операцию. При
вычитании используют сложение прямого и дополнительного кода.
Дополнительный код получает с помощью паро-фазного регистра выполненного
на RS – триггерах. В этом случае использует выход Q+1 (доп. код) младшем
разряде. Умножение получают путем сложения цифрового двоичного кода со
сдвигового регистра. Деление- операция обратно умножению (используют
реверсивный регистр).
Рис. 14. Синхронный RS- триггер
Рис. 4. Временная зависимость дифференциального
и синфазного сигналов.
Рис. 3. Схема дифференциального усилителя.
Рис. 5. Схема соединения
Рис.6. Таблица истинности.
Рис. 7. Карта Карно.
Рис. 8. Схема генератора прямоугольных импульсов.
Рис. 9. Схема логического элемента И-НЕ.
Рис. 10. Импульс на входе и на выходе
Рис. 11. Схема включения транзисторов с открытым коллектором и его
графическое изображение
Рис. 12. Схема включения транзисторов с высокоимпедансным состоянием и его
графическое изображение.
Рис. 13. Схема RS-триггера и
Рис. 15. Схема JK-триггера на
Рис. 16. Схема И-НЕ.
Рис. 17. Эквивалентная
Рис. 18. Вероятность распределения времени задержки ИМС.
Рис. 19. Задержка импульсов в ИМС.
Рис. 20. Регистр сдвига.
Рис. 21. Регистр памяти и его обозначение.
Рис. 22. Реверсивный регистр.
Рис. 24. Схема (а) временные диаграммы (б) и условное обозначение (в)
двухразрядного счётчика счётчика и его обозначение
Рис. 23. Условное обозначение
триггера и временная
Рис. 25. Временное распределение шумов в ОУ.
Рис. 26. Спектральное распределение шумов в активных элементах.
Рис. 27. Спектральное распределение напряжения шума и сигнала.
Рис. 28. Блок схема системы
Рис. 29. Усилитель постоянного тока.
Рис. 30. Блок схема ОУ с цифровым преобразованием.
Рис. 31. Дифференциальный каскад с ООС.
Рис. 32. Источник питания.
Рис. 33. Микросхема ОУ
Рис. 34. Усилительный каскад на ОУ.
Рис. 35. Суммирующий усилитель.
Рис. 36. Вычитающий усилитель.
Рис. 38. Интегрирующий усилитель и его временная диаграмма
Рис. 37. Дифференцирующий усилитель и его временная диаграмма
Рис. 39. Эквивалентная схема канала связи ОУ.
Рис. 40. Схема оптоэлектронной развязки.
Рис. 42. Одноуровневая
Рис. 43. Двухуровневая АСУ ТП.
Рис. 44. Структурная схема АСУ нижнего уровня.
Рис. 45. Схема включения транзистора (а) выходная характеристика (б)
входная характеристика (в) выходная характеристика (г).
Рис. 46. Выходная характеристика транзистора.
Рис. 47. Зависимость напряжения от времени.
Рис. 48. Задержка импульсов в транзисторе.

ОПРЕДЕЛЕНИЯ НЕКОТОРЫХ ПАРАМЕТРОВ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ.doc

ОПРЕДЕЛЕНИЯ НЕКОТОРЫХ ПАРАМЕТРОВ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ
Ниже приведены некоторые параметры в отечественном по ГОСТ 19480-89 и
международном обозначении.
tзд.р.10 tPHL - время задержки распространения при включении. Интервал
времени между входным и выходным импульсами в течение которого выходной
сигнал интегральной микросхемы (ИМС) переходит от H к L уровню измеренный
на уровне 05 или на других заданных значениях.
tзд.р.01 tPLH - то же - от L к H уровню.
tзд.р.ср tPAV - среднее время задержки распространения.
t10 tTHL - время перехода при включении ИМС. Время в течение которого
выходное напряжение ИМС переходит от H к L уровню измеренное на уровне 01
и 09 или на других заданных значениях.
t01 tTLH - то же - от L к H уровню.
tуст tSU - время установления входного сигнала. Интервал времени между
началом сигнала на одном заданном входе и активном переходе на другом
tу tH - время удержания. Время в течение которого сигнал удерживается на
заданном входе после активного перехода на другом заданном входе.
Краз N - коэффициент разветвления по выходу. Число единичных нагрузок
которые можно подключить к выходу ИМС.
Коб Ni - коэффициент объединения по входу. Число входов ИМС по которым
Uп Ucc - напряжение источника питания ИМС

Термины и буквенные обозначенияэлектрических параметров.doc

Термины и буквенные обозначенияэлектрических параметров
Uсс Напряжение питания
UIL Входное напряжение низкого уровня
UIH Входное напряжение высокого уровня
UOL Выходное напряжение низкого уровня
UOH Выходное напряжение высокого уровня
UCDI Прямое падение напряжения на антизвонном диоде
ICC Ток потребления
IIL Входной ток низкого уровня
IIH Входной ток высокого уровня
I0L Выходной ток низкого уровня
IOH Выходной ток высокого уровня
tPHL Время задержки распространения при включении
tPLH Время задержки распространения при выключении
tPZL Время задержки распространения cигнала при переходе
сигнала из состояния "ВЫКЛЮЧЕНО" в состояние низкого
tPZH Время задержки распространения сигнала при переходе
сигнала из состояния "ВЫКЛЮЧЕНО" в состояние высокого
tPHZ Время задержки распространения сигнала при переходе
сигнала из состояния высокого уровня в состояние
tPLZ Время задержки распространения сигнала при переходе
сигнала из состояния низкого уровня в состояние
tL Время перехода при включении (фронт )
tLH Время перехода при выключении (спад)

КР580.doc

Однокристальный МП за счет ограниченности схемотехнического решения не
может выполнять операции в полном объеме их дополняют внешними ИМС
которые составляю МП комплект.
МП комплект КР 580 ВМ 80 А - программируемый однокристальный
КР 580 ГФ 24 - генератор тактовых импульсов для синхронизации работы всех
внутренних блоков МП и всех внешних устройств.
КР 580 ВК 2838 - системный контроллер и шинный формирователь.
Системный контроллер - для формирования управляющих сигналов на внешнее
устройство и хранение их в течении всего машинного цикла при котором
происходит обмен и обработка информации в МП.
Шинный формирователь - обеспечивает необходимую нагрузочную способность по
ШД и отключение МП от шины в режиме ПДП.
Режим ПДП организуется без участия МП пр записи информации от внешнего
КР 580 ВВ 51 А - программируемый последовательный интерфейс осуществляет
преобразование информации из параллельного кода в последовательный и
наоборот поступающий от ВУ.
КР 580 ВИ 53 А - программируемый таймер. Осуществляет временную привязку
КР 580 ВВ 55 А - программируемый параллельный интерфейс осуществляет связь
ВУ с МП в параллельном коде.
КР 580 ВТ 57 - программируемый контроллер ПДП - формирует память ОЗУ
области с которой происходит обмен информации с ВУ в режиме ПДП.
КР 580 ВН 59 - программируемый контроллер прерываний. В этом режиме
осуществляется прерывание выполнение основной программы и МП и обращается к
подпрограмме например для обслуживания ВУ.
КР 580 ВВ 79 - интерфейс клавиатуры. Связывает клавиатуру с дисплеем.
КР 580 ВГ 75 - контроллер ЭЛТ для отображении информации или управляющих
КР 580 ВК 91 А - интерфейс общего пользования.
КР 580 ВГ 92 - контроллер общего пользования.
КР 580 ВА 93 - приемопередатчик общего пользования.
КР 580 ВР 43 - расширитель ввода-вывода.
КР 580 ИР 8283 - буферный регистр для формирования управляющих сигналов и
обеспечения их хранения.
КР 580 ВА 8687 - шинный формирователь для увеличения нагрузочной
Структурная схема МП КР 580 .
ГТИ - генератор тактовых импульсов.
УУ - устройство управления для приема и выработки управляющих сигналов.
АЛУ - арифметическое логическое устройство - комбинация схем в которых
происходит арифметическое логическое преобразование данных.
БВР - блок внутренних регистров для хранения промежуточной и конечной
информации после каждого машинного такта. В нем формируется адрес ячейки
ОЗУ в которой хранится следующая команда.
Все регистры являются восьмиразрядный с возможностью расширения до
шестнадцати разрядов.
При включении питания МП на шине адреса счетчик команд выставляет адрес
ячейки в которой храниться код первой операции. В этот момент происходит
обнуление всех внутренних регистров.
По ШД из ПЗУ код операции поступает в регистр команд где происходит
дешифрация команды и настройка АЛУ на ее выполнение. Команды могут быть
одна двух или трех байтные. После выполнения первого действия счетчик
адреса прибавляет единицу и на регистре адреса выставляется адрес ячейки
ОЗУ или ПЗУ с которой происходит обмен информации.
МП работает в нескольких режимах:
Выбор определенного режима работы осуществляется программно и аппаратно
т.е. по запросу от ВУ. Эти управляющие сигналы идут на УУ. МП через УУ и
ШУ управляет внешними устройствами настраивая их на какой-либо режим
КР580 – восьмиразрядный процессор.
Предназначен для выполнения контроллеров с
фиксированной системой команд. Формат команд
может быть 1 2 3-х байтным. Команда и
операнд поступают из ПЗУ и является внешним
устройством по отношению к ЦПЭ по шине
данных (ШД). От ГТИ на вход С1 и С2
поступает последовательность прямоугольных
импульсов U=12В. Так же на ЦПЭ поступает
сигнал от внешнего устройства (ВУ) о
готовности к обмену информацией. Сигнал
захват ШД осуществляется при обмене
информацией когда ЦПЭ прекращает выполнение
Сигнал разрешения прерывания (РПР) выдается с ВУ для разрешения
прерывания основной программы и обменом информацией ВУ с памятью. Сброс
может формироваться как от кнопки так и от ГТУ для обнуления внутренних
регистров. Эти 6 сигналов представляют собой шину управления (ШУ)
действующих на ЦПЭ. В свою очередь ЦПЭ формирует управляющие сигналы на ВУ.
Запись (ЗП) – когда информация по ШД поступает от ЦПЭ на ВУ.
Чтение (ЧТ) – наоборот.
РПР – разрешение прерывания.
Ожидание (ОЖ) – когда ЦПЭ ожидает готовности сигнала от ВУ для
обмена информацией. При наличии от внешнего устройства сигнала
захвата ЦПЭ вырабатывает сигнал подтверждения захвата.
Синхронизация всех ВУ с признаком начала машинного цикла который в
зависимости от характера выполняемой операции может длиться до нескольких
десятков машинных тактов. Шина адреса (ША) – представляет собой
шестнадцатиразрядную шину и может адресовать информацию в 64 килобайта.
Для ЦПЭ система команд содержит 111 фиксированных команд.
Структурная схема КР580.
БШИ – буфер информационной шины;
ВР1 – временный регистр;
ТП – триггера признаков;
АЛУ – арифметико-логическое устройство;
ДК1 – десятичный корректор;
БУ – блок управления;
РК – регистр команд;
ДК2 – дешифратор команд;
W Z B HL – восьмиразрядные регистры общего назначения;
ВР – выбор регистра;
УС – указатель стека;
СК – счетчик команд;
БРПВ – блок регистров приращения-вычитания;
БРА – блок регистра адреса.
При подаче питающего напряжения и обнулении внутренних регистров ЦПЭ
подачей сигнала сброс на БУ счетчик команд вырабатывает приращение на 1 в
БРПВ. В результате на БРА устанавливается адрес ПЗУ хранящий первую
команду. По ШД эта команда поступает на БИШ с подтверждением сигнала о
готовности ВУ на информационный обмен. ТП определяют характер информации
направляя ее в РК. С РК она поступает на ДК2 который в свою очередь
формирует управляющие сигналы на блок управления. БУ организует внутреннее
строение АЛУ на выполнение одной и элементарных операций. При поступлении
данных по ШД на ВР1 происходит элементарная операция в АЛУ и промежуточные
данные могут храниться в накопителе. При обмене информацией с ОЗУ
информация через НК через буфер данных поступает в ячейку ОЗУ адрес
которой определяется БРА. Для обслуживания прерывания выполнения основной
программы используются регистры общего назначения. Промежуточные данные от
выполняемой основной программы формируются в РОН по правилу: первый вошел
последний вышел – стек. УС формирует адрес РОНа в котором хранится первая
поступившая информация. После окончания выполнения программы ЦПЭ
возвращается к выполнению основной программы использующей хранящиеся
Структурная схема микропроцессорной системы.
ГТИ – генератор тактовых импульсов;
ПО – периферийное оборудование;
ША – шина адреса – является однонаправленной.
ГТИ – генератор тактовых импульсов – предназначен для синхронизации ЦПЭ и
ЦПЭ – центральный процессорный элемент – производит преобразование
поступившей информации по заданному закону управления.
СК – системный контроллер – осуществляет выработку сигналов управления
поступивших по ШД и обеспечивает ее хранение в своих выходных регистрах в
течение всего машинного цикла выполнения операции.
ОЗУ – для хранения оперативной информации поступившей с ЦПЭ.
ПЗУ – для хранения программы и констант.
АП – адаптер параллельный – для формирования параллельного кода
управляющих сигналов на ПО. Применяют при коротких линиях связи.
АС – адаптер связной – последовательный адаптер – преобразует
параллельный код информации от ЦПЭ в последовательный и наоборот.
УВВ – устройство ввода вывода (последовательный параллельный) –
управляющие устройства исполнительных механизмов.
Для улучшения связи и увеличения числа объектов
управления интерфейсные схемы (адаптеры) заменяются
контроллерами. Они делятся на активные и пассивные.
Активные контроллеры позволяют осуществлять связь
между объектом управления и МПС в режиме прямого
доступа к памяти (ПДП). Объем информации поступающей
от ОУ в режиме ПДП определяется программно. Затем
поступившая информация обрабатывается МПС согласно
математической модели закона управления.
Пассивные – обеспечивают:
Синхронный режим обмена информации – этот способ
передачи информации применяется редко и только с
объектами управления невысокого интеллекта (реле
Асинхронный позволяет повысить скорость передачи
информации что повышает пропускную способность
канала связи. Асинхронный обмен информацией
осуществляется программным путем и только в том
случае когда от объекта управления поступил сигнал
готовности к обмену. Недостатком данного обмена
является потеря времени на ожидание готовности ОУ.
Обмен с прерываниями. В нем МПС получает сигнал от
ОУ на разрешение прерывания выполнения основной
программы МПС и при получении данного разрешения
происходит обмен информацией МПС с ОУ. В данном
режиме особенно при наличии большого количества ОУ
происходит резкое сокращение времени простоя МПС что
позволяет с учетом приоритета ОУ расширить их число и
повысить качество управления.
Генератор тактовых импульсов (ГТИ).
С ДЧ – делитель частоты
ГТИ КР580ГФ24 – предназначен для выработки синхросигналов F1 и F2
одинаковой частоты но с задержкой относительно друг друга. Стандартная
частота – 2МГц. Время задержки между синхросигналами F1 и F2 используется в
БИС для устранения «гонок» импульсов. Гонки импульсов возникают в БИС за
счет разного пути прохождения по схеме что определяет различные их время
F2(ТТЛ) – согласуется с входным допустимым напряжением ТТЛ логики.
Время задающее цепь (ВЗЦ) является генератором синусоидальных сигналов с
частотой 18МГЦ стабилизированной кварцем Z. ВЗЦ позволяет в небольших
пределах подстраивать частоту генерации. Для этого существует выход
генератора синусоидальных сигналов (ГСС).
Для формирования управляющих сигналов на МП страбирующего
сбрасывающего и сигнала готовности используются внутренние цепи ГФ24
синхронизированные внутренней частотой.
Шинные формирователи.
Шинные формирователи (ШФ) представляют собой усилители импульсных
напряжений и служат для повышения нагрузочной способности МП а также для
усиления сигнала прошедшего через длинную линию связи. Ослабление сигнала
в линии связи происходит не только из-за наличия активного сопротивления
проводника но также и за счет шунтирования их энергии емкостью линии
связи. Это особенно влияет при высоких частотах следования импульса.
Нагрузочная способность КР580В80А:
ШД: для логич. «0» - 18мА;
для логич. «1» - 015мА.
Другие шины: «0» - 075мА;
ШФ делятся на однонаправленные и двунаправленные. Обычно – это
операционный усилитель.
К155ЛП10 представляет собой шестиразрядный ШФ и обеспечивает передачу
информации от МП к ВУ а также отключение МП от шины (высокоимедансное
состояние). Отключение от шины позволяет повысить нагрузочную способность
ВМ – выбор микросхемы
ВН – выбор напряжения.
Данная ИМС позволяет формировать сигналы в шести разрядах. Для
примера потребляемый ток в ячейки ОЗУ – 002-04мА.
ИМС 155 серии: логич. «0» - 16мА
Для 555 серии: логич. «0» - 036мА
Активными напряжениями управления является логич. «0» ВМ и ВН. При
единичном значении какого-то напряжения ШФ переходит в высокоимпедансное
состояние. Двунаправленный ШФ К589АП16 представляет собой сдвоенный
четырехразрядный ШФ.
Двунаправленный шинный формирователь.
Он представляет собой ИМС согласованную по входным
параметрам МП КР580 для включения в ШД. В зависимости от
сигналов инверсного ОЕ и Т представляющих собой сигналы
выбора МС ШФ имеет 4 состояния.
- вход В подключен ко входу А т.е. происходит режим чтения
- вход А подключен ко входу В т.е. происходит режим записи
- выход А находится в высокоимпедансном состоянии.
- выход В находится в высокоимпедансном состоянии.
Для формирования управляющих сигналов используется схема:
Выход микросхемы DD1 подключен к группе усилителей А а выход DD2
подключен к группе усилителей В.
КР580ВА87 представляет собой подобный ШФ но с инверсными выходами.
Существуют управляющие системы где активным управлением является нулевое
значение а пассивным – единичное. В этом случае в качестве ШФ применяют
ВА87. Это позволяет увеличить нагрузочную способность и тем самым повысить
помехозащищенность канала передачи информации.
Формирование шины управления.
В отличие от формирования ША и ШД ШУ формируется системным
контроллером КР580ВК28 на основе многорежимного буферного регистра. Это
происходит следующим образом. В начале каждого машинного цикла который в
зависимости от типа операции состоит от одного до нескольких машинных
тактов. По ШД от МП выставляется код управляющих сигналов который хранится
в регистре данных ЦПЭ один такт. Для сохранения данной информации в течение
всего машинного цикла и используют многорежимный буферный регистр. Машинный
После завершения предыдущей команды в программном счетчике ЦПЭ
устанавливается адрес следующей команды.
В память посылается сигнал чтения и из ячейки памяти извлекается
машинное слово состоящее в зависимости от типа команды из одного двух
трех байтов. Это машинное слово записывается в буфер данных. Из буфера
данных оно пересылается в РК и затем в дешифратор команд.
Команда дешифрируется и в зависимости от кодовой комбинации АЛУ
настраивается на выполнение данной команды.
Счетчик команд прибавляет единицу и извлекается следующая команда.
D0 (INTA) – согласие на прерывание основной программы. Этот сигнал
используется для ввода в ШД команды от того ВУ которое запросило
D1 (NO) – инверсный сигнал показывающий в текущем машинном цикле будет
производиться либо запись в ЗУ либо выдача управляющих сигналов на ВУ. В
противном случае чтение данных из ЗУ либо чтение информации от ВУ.
D2 (STACK) – сигнал о том что адресная шина содержит из указателя стека
адрес данных в основной памяти.
D3 (HLTA) – дается согласие на останов выполнения основной программы и
ЦПЭ выполняет подпрограмму.
D4 (QUT) – адресная шина задает адрес устройства вывода информации и по
ШД в течение всего машинного цикла по указанному адресу ВУ будет
передаваться информация записи.
D5 (M1) – ЦПЭ находится в режиме выборки первого байта команды из памяти.
Он используется при двух и трех байтных командах.
D6 (JNP) – ША содержит адрес устройства ввода и входные данные на него
должны быть поданы на ШД когда ЦПЭ перейдет в режим чтения информации.
D7 (MEMR) – в данном машинном цикле ШД будет использоваться для чтения
В зависимости от словосочетания МП проходит через последовательность
различных машинных циклов в каждом из которых в первый такт эта информация
Тип операции D0 D1 D2 D3 D4 D5 D6 D7
Чтение информации из памяти 0 1 0 0 0 0 0 1
Запись информации в память 0 0 0 0 0 0 0 0
Чтение информации из стека 0 1 1 0 0 0 0 1
Запись информации в стек 0 0 1 0 0 0 0 0
Режим ввода информации 0 1 0 0 0 0 1 0
Режим вывода информации 0 0 0 0 1 0 0 0
Разрешение прерывания 1 1 0 0 0 1 0 0
Разрешение останова 0 1 0 1 0 0 0 1
Подтвержд-е прерыв-я во вр.останова. 1 1 0 1 0 1 0 0
Канал прямого доступа к памяти.
Используется для обмена информацией между ВУ по отношению к МПС и
областью ОЗУ адресное пространство которого определяется оператором.
Существует 2 способа захвата МПС:
Монопольный когда вся область ОЗУ отведенная для ПДП заполняется
информацией от ВУ. В этом случае МПС практически не работает.
достоинством метода является высокая скорость обмена информацией
недостатком – низкая эффективность МПС.
Мультиплексный когда от ВУ передается слово информации и МП далее
выполняет очередное действие. В этом случае возможно 3 варианта запуска
обмена информацией: синхронный асинхронный и запуск по прерыванию.
РКА – регистр конечного адреса;
РТА – регистр текущего адреса;
СС – схема сравнения;
РС – регистр состояния;
РД – регистр данных;
УУ – устройство управления;
ВУ – внешнее устройство.
По запросу на прерывание от ВУ МП прекращает выполнение основной
программы и по команде ШФ переходит в высокоимпидансное состояние. Таким
образом происходит отключение МП от магистрали. Область ОЗУ отведенная
оператором для ПДП задается начальным и конечным адресами записываемые
соответственно в РТА и РКА. При заполнении всей области информации значения
регистров равны и СС выдает на устройство управления сигнал об окончании
обмена информацией. ВУ прежде чем выдать сигнал запрос на прерывание
записывает необходимую информацию в БД который в соответствии с типом
обмена организованной оператором передается в БД. Обмен информацией
определяется регистром состояния.
Адресное пространство.
Адресное пространство МПС определяется разрядностью ША. Для 16-
разрядной ША адресное пространство составляет 64кбита (216 = 64кбита)
Выбор микросхемы: при дешифрации многоразрядных кодов поступающих с
ША происходит усложнение схемотехнических решений. Для их упрощения
существуют дешифраторы сигналов выбора МС причем с этой целью используются
старшие разряды ША. Это позволяет производить крупную классификацию всех ВУ
и увеличивает скорость обращения к ним.
Программируемый параллельный интерфейс (КР580ВВ55А).
Предназначен для связи ЦПЭ с ВУ в параллельном коде (двоичном). По
сложности не уступает ЦПЭ и выполняет следующие функции:
Расшифровывает адрес полученный из ЦПЭ и выделяет то ВУ код которого
совпадает с указанным адресом.
Декодирует код команды и организует ее выполнение.
Дает ЦПЭ информацию о готовности ВУ к обмену.
СУ – схема управления;
УГА – регистр управления группы А
УГВ – регистр управления группы В
А – приемопередатчик группы А
СПС – приемопередатчик старшего
МПС – приемопередатчик младшего
В – приемопередатчик группы В
А) чтение из А в БД;
Б) чтение из В в БД;
В) чтение из С в БД;
Г) запись из БД в А;
Д) запись из БД в В;
Е) запись из БД в С;
Ж) запись из БД в регистры управления;
З) высокоимпедансное состояние т.е. отключение по ШД.
Параллельный интерфейс может работать в 3-х режимах. Эти режимы
задаются управляющим словом которое записывается в начале обмена
информацией в 7 разрядные регистры управления.
Режим 0 : в этом режиме происходит асинхронный ввод вводвывод информации
по 3 каналам АВС и используется для подключения 3-х внешних устройств.
Режим 1 : стробируемый вводвывод информации по каналам А и В. Канал С
используется для передачи управляющих сигналов на внешние устройства. В
этом случае могут быть подключены два внешних устройства.
Режим 2 : двунаправленный обмен информацией в котором один из каналов А или
В работает либо на ввод либо на вывод. Канал С используется для передачи
управляющих сигналов.
Выбор режима управления определяется программным путем и может быть
изменен в процессе обмена информацией за счет записи нового управляющего
слова в регистры управления при соответствующем коде на адресной шине
интерфейса. Для двунаправленного обмена информацией все буфера ВУ имеют
двунаправленные регистры способные переключаться в высокоэмпидансное
Программируемый последовательный интерфейс КР 580 ВВ51
ЗПР ПерПр - запрос на передачуприем
УД - управлениеданные
БУПП - Блок управления приемом-передачей
РУ - регистр управления
БУП - блок управления передатчиком
БУПр - блок управления приемником
БУ - блок управления ВУ
Программируемый последовательный интерфейс предназначен для обмена
информацией с внешним устройством в последовательном коде. Это приводит к
удешевлению линии связи до 2-х проводников (« + ») и снижению скорости (« -
») передачи информации. Поэтому такой способ применяют для медленно
изменяющихся процессов. В начале обмена информацией через ШД в буфер данных
записывается управляющее слово определяющее характер обмена информацией
(синхронной асинхронной и т.д.). Происходит запись управляющего слова из
БД в РУ при наличии единичного сигнала на входе УД. Интерфейс будет
работать тогда когда на вход ВМ подан нулевой уровень сигнала. В начале
обмена происходит обнуление внутренних регистров подачей сигнала «сброс».
Синхронизация от ЦПЭ подается на вход СНХ. Она необходима для образования
синхронного обмена информацией с внешними устройствами. При нулевом уровне
на входе ЧТ происходит прием информации от внешнего устройства. Для этого
блок управления выдает сигнал на ВУ о готовности информации на выходных
регистрах внешнего устройства. При её наличии ВУ выдает сигнал готовности.
Информация в последовательном коде от ВУ передается на приемник. Для
повышения помехозащищенности канала передачи информации существует
специально разработанные коды. Каждый байт информации обрамлен старт-
стоповым сигналами и сигналом четности. В приемнике последовательный код
преобразуется в параллельный на внутренних регистрах и по внутренней шине
передается в буфер данных. С буфера данных информация передается на ЦПЭ. В
режиме записи блок управления запрашивает ВУ о готовности. При
подтверждении готовности с выходных регистров передатчика информация в
последовательном коде передается на ВУ где побайтно дешифрируется и
преобразуется в необходимый вид для управления ВУ.
В синхронном режиме обмена информацией используется канал
Программируемый контроллер ПДП КР 580 ВТ 57
Данная микросхема содержит 4 канала обеспечивающих адресацию памяти
массивами до 16 Кб путем формирования последовательности с возможностью
задания любого из 64 начальных адресов. Микросхема состоит из запоминающего
устройства содержащего 4 пары 16 разрядных регистров.
Блок приема запросов предназначен для осуществления приема запросов от
внешних устройств и осуществления арбитража с выработкой разрешающего
Восьмиразрядный регистр состояния каналов формирует условия конца
счета конкретных каналов а также код обновления данных в запоминающем
Буфер адреса - хранит и выдает код адреса ячейки запоминающего
Восьмиразрядный буфер данных хранит и выдает данные для передачи в
запоминающее устройство от внешнего устройства.
Схема выработки сигналов чтения и записи формирует управляющие
сигналы для обмена информацией между памятью и внешним устройством.
Система управления осуществляет управление всеми блоками входящих в
микросхему. В процессе работы микросхема может принимать следующие
ожидание для подтверждения прямого доступа к памяти
обслуживание прямого доступа к памяти
Исходное состояние обеспечивается сигналом установки выбранного
канала при получении запроса соответствующего внешнего устройства.
В режиме программирования по шине данных микропроцессор записывает в
память начальный адрес ячейки памяти области отведенной для прямого
В режиме обслуживания микропроцессор отключается от шины данных и
происходит обмен информацией между внешним устройством и запоминающим
Эта схема состоит из набора усилителей и логических схем управления.
Усилители работают в трех режимах:
режим передачи вправо – верхняя группа;
влево – нижняя группа;
высокоимпедансное состояние – устройство полностью отключается от шины.
Достоинства: малый потребляемый ток 025мА и высокая нагрузочная
Первая группа усилителей:
Вторая группа усилителей:

Принцип построения измерительных систем на базе МП.doc

Принцип построения измерительных систем на базе МП.
Постановка задачи вытекает из технических требований
технологического процесса и оборудования входящего в технологическую
линию. При этом у исполнителя должна быть полная ясность при выполнении
данной задачи. Это обеспечивает выбор комплекта МПС. Для обеспечения
выполняемой задачи необходимо определить поток информации который возможно
будет существовать при обмене между периферийными устройствами и элементами
Существует два типа обмена информацией:
между внешними устройствами через интерфейс связи с МП;
между внешними устройствами через интерфейс прямого доступа к
памяти с областью ПЗУ отведенной для режима ПДП.
Включение режима ПДП с МПС влечет за собой большой поток информации
измеряемой кБайтами с высокой скоростью обмена. Это усложняет
схемотехническое решение МПС поэтому на подготовительном этапе по
разработке МПС необходимо конкретно рассчитать объем и скорость передачи
информации. Объем информации определяется скоростью протекания физических
процессов и требованиями к точностным характеристикам технологического
Повышение точности ведет к увеличению разрядности АЦП и
соответственно к увеличению объема информации. Если мы используем
восьмиразрядный процессор в точных системах измерения используется
побайтный обмен информацией в результате поток информации увеличивается
вдвое. В этом случае границей является 1(-я погрешность измерения.
Пример: при точности измерения температуры в 1(С имеет 40 ступенек.
Изменение цифровой информации происходит на выходе измерителя температуры.
В этом случае погрешность измерения 2.5( и при выходном напряжении АЦП 10В
шаг преобразования составляет 400 mВ. При оценке возможной схемотехнической
реализации МПС возникает задача математического моделирования или описания
системы. Это описание позволяет производить расчет показателей качества и
Разработка алгоритма вычисления.
Этап разработки алгоритма проведения расчета и измерения входной
информации требует описания блоков входящих в данный алгоритм.
) -блок инициализации системы при включенном напряжении источника
) -проверка работоспособности терминала №1 и если необходимо обмен
) -если в системе существуют другие терминалы а под терминалом
понимаются внешние устройства необходимо проверить их
работоспособность и при необходимости обменяться и ними информацией.
) -прочитать входную информацию всех линий связи и произвести
) -вычислить новое значение управляющих сигналов и передать их на
выходные линии. В случае измерительной системы выходная информация
подается на регистрирующее устройство (дисплей ПЗУ ЦПУ).
Для повышения точности измерений существуют методы статистической
обработки входной информации. С этой целью организуется цикл. Для
организации цикла задается число измерений и метод статистической
[pic] iзад - заданное число
В случае многоканальных измерительных систем производят
мультиплексирование входной информации. Это делается либо в аналоговой
форме входного сигнала (аналоговом канале) либо в цифровом канале.
Аналоговый мультиплексор - аналоговый коммутатор.
Адрес выбираемого измерительного канала задается МП; в зависимости от
числа каналов используют 23 линии адресной шины и через и через дешифратор
адреса подают на соответствующий ключ: цифровой или аналоговый.
Помехозащищенность информационно-измерительных устройств.
Помехозащищенность конала информации обеспечивается рядом механических
средств и программным путем. Под механическими средствами понимают
экранирование канала передачи информации обеспечение гальванической
развязки между источником и приемником информации в цифровом коде;
применение фильтрующих элементов как по высокой так и по низкой частотам в
цепях питания интегральных схем; применение устройств восстановления формы
передаваемых сигналлов и т.д. Под программным обеспечением
помехозащищенности понимается применение при передаче информации
специальных кодов с помощью которых программно восстанавливается
передаваемая информация.
Основной вид помехи - электромагнитные наводки на канал передачи
информации. Канал передачи информации может быть как проводным так и
беспроводным. Электромагнитные наводки существуют как в проводных так и в
беспроводных линиях передачи информации. Электромагнитные наводки
осуществляются на высоких и сверхвысоких частотах т.к. низкие частоты
имеют большое затухание в атмосфере. В беспроводных каналах передачи
информации осуществляется связь на сотни тысяч километров. Амплитуда
полезного сигнала составляет сотни мкВ поэтому поэтому любая помеха от
близкого расположения источника имеет амплитуду сравнимую с полезным
Для исключения помехи применяют:
временную фильтрацию;
пространственную фильтрацию;
частотную фильтрацию;
поляризационную фильтрацию.
В проводной системе применяют экранирование проводников передающих
полезную информацию а так же скрутки.
Т.к. сигнал помехи возникает не только при электромагнитных наводках
но и вследствие внутренних шумов полупроводников целесообразно переносить
спектр полезного сигнала в область частот 1(20 кГц.
Помеха по общему источнику питания.
Колебания падения напряжения на внутреннем сопротивлении источника
питания передаются в выходные цепи где эти колебания воспринимаются как
полезный сигнал. Для повышения соотношения сигналшум есть три пути.:
Повышение напряжения сигнала за счет повышения энергии источника
полезной информации (не всегда возможно и связано со спецификой
объекта управления).
Снижение внутреннего сопротивления источника питания. Параллельно
внутреннему сопротивлению источника питания подключают конденсаторы
примерно по пять корпусов ИМС НЧ и ВЧ конденсаторы.
Применение гальванической развязки между входным и выходным устройствами.
В качестве гальванической развязки используют оптронную трансформаторную
При разработке ИИС первый каскад предварительного усиления располагают
в непосредственной близости от источника сигнала. Минимизация линии связи
источника сигнала и усилителя приводит к минимизации наводимых помех и к
максимизации отношения сигналшум.
Тенденции развития ИИС.
Основой развития информационных систем является МПС.
Увеличение скорости. Увеличение точности получаемой информации о
параметрах технологического процесса. Это позволяет дальнейшее
совершенствование тех. процесса и как следствие повышение качества
выпускаемой продукции.
Увеличение скорости обработки получаемой информации и целью снижения
постоянной времени САУ что влечет за собой увеличение скорости
реакции системы на факторы выполнения тех. процесса.
Автоматизация процесса измерения и сочетание с высокой гибкостью для
перестройки ИИУ на выполнение других задач.
Совершенствование ИИ датчиков с целью снижения влияния других видов
энергии не входящих в измеряемый параметр на электрический сигнал.
Разработка информационных датчиков с непосредственным преобразованием
цифрового сигнала в цифровой код.

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА.doc

ЗАПОМИНАЮЩИЕ УСТРОЙСТВА (ПАМЯТЬ)
Компактная микроэлектронная «память» широко применяется в современной
электронной аппаратуре самого различного значения. Память определяют как
функциональную часть ЭВМ предназначенную для записи хранения и выдачи
команд и обрабатываемых данных. Комплекс технических средств реализующих
функцию памяти называют запоминающим устройством (ЗУ).
Для обеспечения работы процессора (микропроцессора) необходимы
программа т.е. последовательность команд и данные над которыми процессор
производит предписываемые командами операции. Команда и данные поступают в
основную память ЭВМ через устройство ввода на выходе которого они получают
цифровую форму представления т.е. форму кодовых комбинаций (0 и 1).
Основная память как правило состоит из ЗУ двух видов (см. рис.2.) –
оперативного (ОЗУ) и постоянного (ПЗУ). ОЗУ кроме того обозначается -
(RAM Random Access Memory) а ПЗУ - (ROM Read Only Memory).
ОЗУ предназначено для хранения переменной информации оно допускает
изменение своего содержимого в ходе выполнения процессором вычислительных
операций с данными. Это значит что процессор может выбрать (режим
считывания) из ОЗУ код команды и данные и после обработки поместить в ОЗУ
(режим записи) полученный результат. Причём возможно размещение в ОЗУ новых
данных на местах прежних которые этом случае перестают существовать. Таким
образом ОЗУ может работать в режимах записи считывания и хранения
ПЗУ содержит информацию которая не должна изменятся в ходе выполнения
процессором программы. Такую информацию составляют стандартные
подпрограммы табличные данные коды физических констант и постоянных
коэффициентов и т.п. И эта информация заносится в ПЗУ предварительно
например путём пережигания легкоплавких перемычек в структуре ПЗУ и в
ходе работы процессора может только считываться. Таким образом ПЗУ
работает только в режимах хранения и считывания.
Функциональные возможности ОЗУ шире чем ПЗУ: ОЗУ может работать в
качестве ПЗУ т.е. в режиме многократного считывания однократно записанной
информации а ПЗУ в качестве ОЗУ работать не может т.к. не позволяет
изменить однократно записанную в ней информацию. Далее коснёмся
разновидности ПЗУ которая допускает перепрограммирование однако и это
ПЗУ не может заменить ОЗУ.
В свою очередь ПЗУ обладает преимуществом перед ОЗУ в свойстве
сохранять информацию при сбоях и отключении питания. Это свойство получило
название энергозависимость. ОЗУ является энергозависимым т.к. информация
записанная в ОЗУ утрачивается при сбоях питания.
Рис.2. Классификация ЗУ
Для обеспечения надёжной работы ЭВМ при отказах питания нередко ПЗУ
используют и в качестве памяти программ. В таком случае программа заносится
в ПЗУ предварительно и уже не может быть заменена в данном ПЗУ другой
программы. Очевидно в использовании ПЗУ таким образом целесообразно прежде
всего в специализированных автоматических устройствах работающих по
постоянной программе.
Запоминающее устройство реализующее функции основной памяти размещают
рядом с процессором на одной плате в одном блоке в зависимости от типа ЭВМ
и такое ЗУ в этом смысле является внутренним. Быстродействие внутреннего ЗУ
должно быть соизмеримо с быстродействием процессора. Практически это
требование не всегда удаётся выполнить: по временным параметрам ОЗУ и ПЗУ
отстают от процессора. По этому внутри ЭВМ размещают ещё и вспомогательную
(буферную) память на быстродействующих регистрах которые используются в
качестве сверхоперативного ЗУ (СОЗУ) с небольшой информационной ёмкостью.
Обозначение микросхем памяти
В соответствии с принятой системой (ОСТ 11 073. 915 - 80) обозначение
микросхемы содержит четыре обязательных элемента.
Первый элемент – цифра указывающая группу микросхемы по конструктивно –
технологическому признаку: 1 5 6 7 – полупроводниковые 2 4 8 –
гибридные 3 – прочие (пленочные пьезокерамические). Второй элемент – две
– три цифры указывающие номер разработки данной серии. В сочетании
указанные два элемента составляют номер серии к которой принадлежит
микросхема. Третий элемент – две буквы обозначающие функциональную
подгруппу и вид микросхемы: РУ – ОЗУ с управлением РМ – матрицы ОЗУ РЕ –
масочные ПЗУ РФ – репрограммируемое ПЗУ со стиранием информации
ультрафиолетовым светом РТ – программируемое ПЗУ РР – репрограммируемое
ПЗУ со стиранием информации электрическим сигналом РЦ – ЗУ на ЦМД ИР –
регистры. Четвёртый элемент – порядковый номер разработки микросхемы в
серии микросхем одного вида. Перед первым элементом для характеристики
условий применения материала и типа корпуса могут размещаться: К-
общетехнического применения Э – экспортное исполнение Р – пластмассовый
корпус типа 2 Е – металлополимерный корпус типа 2 М – керамический
металло- или стеклокерамический корпус типа 2 А – пластмассовый корпус
типа 4 И – стеклокерамический корпус типа 4 Н – керамический
кристаллоноситель Б – бескорпусное исполнение. После четвёртого элемента
может быть размещена дополнительная группа: А Б В и т.д. определяющее
условие разбраковки микросхем по одному из функциональных параметров:
быстродействию потребляемому току и др.
Постоянные запоминающие устройства
ПЗУ могут быть: масочными - запрограммированными на заводе изготовителе
(ROM) однократно-программируемыми пользователем ППЗУ (PROM) многократно-
программируемыми (репрограммируемыми) пользователем РПЗУ с ультрафиолетовым
стиранием (EPROM) или c электрическим стиранием (EEPROM Flash). Широкое
распространение нашли также программируемые логические матрицы и устройства
(PLM PML PLA PAL PLD FPGA и т.д.) с большим выбором логических
элементов и устройств на одном кристалле.
На кристалле каждой микросхемы ЗУ формируются накопитель и схемы
обрамления. Накопитель представляет собой регулярную структуру из отдельных
элементов памяти (ЭП) число которых равно числу бит хранимой информации. К
схемам обрамления относятся дешифраторы выбора адресов ЭП элементы
управления режимами работы ЗУ формирователи сигналов обеспечивающие
сопряжение накопителя с внешней средой.
Микросхемы ПЗУ построены по принципу матричной структуры накопителя.
Функции ЭП в микросхемах ПЗУ выполняют перемычки в виде проводников диодов
или транзисторов между шинами строк и столбцов в накопителе. В матрице
наличие перемычки соответствует 1 а ее отсутствие – 0. Микросхемы ПЗУ
имеют словарную организацию и поэтому информация считывается в форме
многоразрядного кода т.е. словом. Совокупность ЭП в матрице накопителя в
которой размещается слово называют ячейкой памяти (ЯП). Число ЭП в ЯП
определяет ее разрядность n. Каждая ЯП имеет свой адрес и для обращения к
определенной ЯП для считывания из нее информации необходимо к адресным
выводам микросхемы подвести сигналы кода соответствующего данной ячейки
адреса. Число ячеек памяти равно 2m а информационная емкость микросхемы –
Занесение информации в микросхемах ПЗУ т.е. их программирование
осуществляют в основном двумя способами. Один способ заключается в
формировании в накопителе перемычек в местах пересечения строк и столбцов
матрицы через маску на заключительной технологической стадии изготовления
микросхемы ПЗУ. Такие микросхемы ПЗУ называют масочными. Другой способ
программирования микросхемы ПЗУ основан на пережигании легкоплавких
перемычек в тех пересечениях шин строк и столбцов куда должен быть записан
или 1 в зависимости от принятого кодирования. В исходном состоянии такая
микросхема имеет в матрице перемычки во всех пересечениях строк и столбцов.
Программирование осуществляет пользователь электрическими импульсами с
помощью устройства доя программирования называемого программатором.
Микросхемы ПЗУ масочные (ПЗУМ) и программируемые (ППЗУ) допускают
однократное программирование поскольку оно осуществляется формированием
или разрушением соединений в матрице. Один из вариантов реализации ПЗУ
ориентирован на программирование заданных логических функций. Такие ПЗУ
называют программируемыми логическими матрицами (ПЛМ).
Программируемые постоянные запоминающие устройства
Программируемые постоянные запоминающие устройства (ППЗУ) делятся на
однократно программируемые (например биполярные ПЗУ с плавкими
В настоящее время ППЗУ получили самое широкое распространение среди всех
электрически программируемых устройств памяти. Принцип действия ячейки ППЗУ
основан на физических процессах позволяющих необратимо изменить
электрическое сопротивление двухполюсника. По принципу действия различают
два типа однократно программируемых запоминающих элементов (ЗЭ):
резисторный и диодный в которых программирование осуществляется
соответственно пережиганием плавких перемычек и пробоем p-n переходов.
Бит информации хранящийся в ЗЭ резисторного типа определяется наличием
или отсутствием плавкой перемычки. В режиме считывания на ЗЭ подают
напряжение и хранимое значение бита определяют по значению тока
протекающего через перемычку. В состоянии после изготовления ЗЭ хранит 1
(сопротивление перемычки мало) а после пережигания плавкой перемычки – 0.
в качестве плавких перемычек широко применяют тонкие плёнки из нихрома или
поликристаллического кремния. Сопротивление перемычки составляет около 10
Ом. В результате программирования через перемычку пропускают импульс тока
плотностью около 107 Асм2 в результате чего она не обратимо разрушается.
Вследствии малых размеров перемычки и большой энергии выделяемой при
пережигании физические процессы в плёнке достаточно сложны.
Рис. 3. Запоминающие ячейки на основе резисторного ЗЭ: а – с диодной б –
с транзисторной развязкой.
Работа ЗЭ диодного типа основана на необратимых явлениях происходящих
при пробое обратно смещенного p – n перехода. В исходном состоянии ЗЭ
диодного типа хранит 0 а его обратное сопротивление очень велико. При
программировании к диоду прикладывается запирающее напряжение повышенного
уровня под действием которого p – n переход пробивается т.е. происходит
короткое замыкание (состояние логического 0).
Рис. 4. Запоминающие ячейки на основе диодного ЗЭ: а – на диодах шотки б
В схеме ячейки на рис. 3 а в режиме считывания подается положительное
напряжение на шину Х а выходной сигнал снимается с нагрузки включенной
последовательно в шину Y. В режиме программирования(запись 0) на шину Х
подается импульс более высокого напряжения под действием которого
пережигается перемычка и нарушается электрическое соединение между катодом
диода и шиной Y. Обычно для пережигания нихромовых перемычек необходимо
пропустить ток 50 – 100 а кремниевых - примерно 20 мА.
Вследствие того что диод является пассивным элементом для получения
высокого быстродействия формирователи возбуждения выходных шин выборки
строки должны иметь малое выходное сопротивление т.к. в момент подачи
напряжения на шину происходит зарядка паразитных емкостей матрицы входным
током. Использование в качестве элементов развязки транзисторов включенных
по схеме с общим коллектором (рис. 3 б) позволяет существенно снизить ток
выборки для шин Х благодаря усилительным свойствам транзистора дешифратор
при программировании может задавать в выбранную шину значительно меньший
ток чем необходимо для пережигания перемычек. Обычно запоминающие матрицы
строят на основе n - p – n транзисторов что позволяет достичь наивысшего
быстродействия и наибольшей плотности упаковки на кристалле для биполярных
Ячейки памяти на основе диодного ЗЭ (рис. 4.) состоят из двух
встречновключенных p – n переходов при считывания состояния ЗЭ на шину Х
подается положительное напряжение а с нагрузки подключенной к шине Y
снимается выходной сигнал. В исходном состоянии элемент хранит 0 а его
сопротивление очень велико. Для записи 1 к встречновключенной паре p – n
переходов прикладывается повышенное напряжение при котором запертый
переход пробивается и замыкается накоротко. Сравнительно перспективным
считается выполнение ЗЭ на встречновключенных диодах Шотки (рис.4а)
которые в настоящее время получают все большее распространение. В исходном
состоянии встречновключенные диоды не проводят ток (состояние логического
)по при программировании вследствие пробоя происходит закорачивание
обратно смещенного диода (состояние логической 1).
Встречно включенные переходы часто создаются на основе транзистора с
отключенной базой (рис.4б). Эмиттер транзистора соединяются с разрядной
шиной. В режиме программирования при подаче достаточного потенциала на
эмиттер(при заземлении коллектора) происходит необратимый пробой
эмиттерного перехода и транзистор превращается в диод образованный
переходом коллектор - база.
На основе рассмотренных эффектов запоминающих ячеек созданы микросхемы и
блоки ППЗУ ёмкостью более 64 Кбит и временем выборки 15 – 100 нс со
встроенными схемами обрамления.
Репрограммируемые постоянные запоминающие устройства
Репрограммируемые постоянные запоминающие устройства - это многократно
электрически программируемые МОП ПЗУ. Это полевой транзистор с плавающим
затвором и МДОП (металл-диэлектрик-оксид полупроводник) транзистор. Обычно
в качестве диэлектрика используют нитрид кремния.
Конструкция и обозначение полевого транзистора с плавающим затвором
представлены на рис.5
Рис. 5. МОП транзистор с плавающим затвором
Это р-канальный нормально закрытый МОП прибор. Здесь же показаны
вольтамперные характеристики (ВАХ) транзистора в состоянии логических
единицы и нуля (до и после записи информационного заряда). Плавающий затвор
представляет собой область поликремния окруженную со всех сторон
диэлектриком т.е. он электрически не связан с другими электродами и его
потенциал "плавает". Обычно толщина нижнего диэлектрического слоя
составляет десятки ангстрем. Это позволяет в сильном электрическом поле
инжектировать электроны в плавающий затвор:
- или сквозь потенциальный барьер Si-SiO2 путем квантовомеханического
- или над барьером "горячих" носителей разогретых в поперечном или
продольном поле при пробое кремниевой подложки.
Положительное смещение на верхнем затворе (относительно
полупроводниковой подложки) вызовет накопление электронов в плавающем
затворе при условии что утечка электронов через верхний диэлектрический
слой мала. Величина заряда Q накопленного за время t а значит и
пороговое напряжение определяется как [pic] где J(t) - величина
инжекционного тока в момент времени t.
Лавинный пробой подложки вблизи стока может приводить к неод-нородной
деградации транзистора и как следствие к ограничению по числу
переключений элемента памяти. МДП-транзистор с плавающим затвором может
быть использован в качестве элемента памяти с временем хранения равным
времени диэлектрической релаксации структуры которое может быть очень
велико и в основном определяется низкими токами утечки через барьер Si-
SiO2 (Фe=3.2 эВ). Fe - высота потенциального барьера. Такой элемент памяти
обеспечивает возможность непрерывного считывания без разрушения информации
причем запись и считывание могут быть выполнены в очень короткое время.
Рис. 6. Инжекция горячих электронов в диэлектрик МДП-транзистора и
другие процессы проходящие при лавинном пробое подложки
На рис. 7 приведена конструкция МНОП транзистора (металл-нитрид
кремния-оксид кремния-полупроводник). Эффект памяти основан на изменении
порогового напряжения транзистора при наличии захваченного в подзатворном
диэлектрике положительного или отрицательного заряда который хранится на
глубоких (1.3-1.5 эВ) ловушках в нитриде кремния вблизи границы SiO2-
Рис. 7. Конструкция МНОП транзистора: 1 - металлический затвор; 23 -
области истока и стока соответственно; 4 - подложка.
Запись информационного заряда происходит так же как и в МОП
транзисторе с плавающим затвором. Высокая эффективность захвата электронов
(или дырок) связана с большим сечением захвата на ловушки (порядка 10-
см2) и большой их концентрации (порядка 1019см3).
Рис. 8. Операция записи в МНОП-структуре (зонная диаграмма).
Ток в окисле Jox - туннельный ток инжекции ток JN - ток сквозной
проводимости в нитриде. В случае прямого туннелирования электронов в зону
проводимости SiO2 сквозь треугольный барьер плотность тока определяется
уравнением Фаулера-Нордгейма [pic] где A - константы Е - напряженность
электрического поля. По мере накопления заряда поле на контакте
уменьшается что приводит к уменьшению скорости записи. Эффективность
записи зависит также и от тока сквозной проводимости в нитриде.
Стирание информации (возврат структуры в исходное состояние) может
- ультрафиолетовым излучением с энергией квантов более 5.1 эВ (ширина
запрещенной зоны нитрида кремния) через кварцевое окно;
- подачей на структуру импульса напряжения противоположного по знаку
записывающему. В соответствии с ГОСТом такие ИМС имеют в своем
названии литеры РФ и РР соответственно. Время хранения информации в
МНОП транзисторе обусловлено термической эмиссией с глубоких ловушек и
составляет порядка 10 лет в нормальных условиях. Основными факторами
влияющими на запись и хранение заряда являются электрическое поле
температура и радиация. Количество электрических циклов "запись-
стирание" обычно не менее 105.
Программируемые логические матрицы
При организации устройств такого типа с одной стороны сохраняется
принцип построения КЦУ основанный на применении ограниченного числа
логических элементов с минимальной избыточностью с другой стороны
сохраняются преимущества постоянных ЗУ связанные с регулярной структурой
элементов и программируемостью связей между ними для конкретных задач. Это
решение реализовано в одной из разновидностей ПЗУ получивших название
программируемых логических матриц (ПЛМ).
Основой ПЛМ. является набор нескольких уровней логических элементов
заданного базиса. На каждом уровне используются однотипные элементы с
одинаковым числом входов поэтому создается структура элементов со многими
признаками регулярности. Между уровнями элементов вводятся системы
(матрицы) горизонтальных и вертикальных (линий) на пересечении которых при
программировании в нужных местах выполняются электрические соединения. Это
можно делать либо на этапе изготовления (как в ПЗУ) либо введением плавких
перемычек (как в ППЗУ). На рис. 9 приведен пример структуры иллюстрирующей
основные принципы построения ПЛМ. Входные элементы относящиеся к уровню I
используются для получения двух разных значений входных сигналов и
обеспечивают необходимую нагрузочную способность. Логические элементы И-НЕ
на уровнях II и III обеспечивают необходимое преобразование кодов в
соответствии с конкретной реализацией соединений в матрицах I—II и II—III.
Можно показать что для каждого выходного сигнала У обеспечивается
преобразование входных сигналов X в соответствии с совершенной
дизъюнктивной нормальной формой (СДНФ). Если на каждом из уровней
используется достаточное' число логических элементов с соответствующим
числом входов то на выходе могут быть реализованы любые комбинации кодов.
ПЛМ находят широкое применение для построения различных устройств
управления. На их основе совместно с триггерами регистрами и счетчиками
могут быть созданы разнообразные цифровые автоматы.
Оперативные запоминающие устройства
Полупроводниковые ЗУ подразделяются на ЗУ с произвольной выборкой и ЗУ с
последовательным доступом. ЗУПВ подразделяются на:
- статические оперативные запоминающие устройства (СОЗУ);
- динамические оперативные запоминающие устройства (ДОЗУ).
ЗУ с последовательным доступом подразделяются на:
- приборы с зарядовой связью (ПЗС).
В основе большинства современных ОЗУ лежат комплиментарные МОП ИМС
(КМОП) которые отличаются малой потребляемой мощностью. Это достигается
применением пары МОП транзисторов с разным типом канала: n-МОП и p-МОП. Как
видно на рис. 10 в КМОП инверторе как при низком так и при высоком уровне
сигнала на входе один из транзисторов закрыт. Поэтому потребление энергии
происходит только при переключении "1"R"0" (и обратно).
Рис. 10. Схема КМОП инвертора.
Чтобы реализовать на подложке n-типа не только p-канальный транзистор
но и n-канальный последний изготавливается в так называемом "кармане
как показано на рис. 11
Рис. 11. Конструкция инвертора на КМОП транзисторах.
Аналогично на четырех МОП транзисторах (2 n-МОП и 2 p-МОП включенных
параллельно и последовательно) можно построить и другие базовые логические
элементы "И" и "ИЛИ" и соответственно на их основе строятся все другие
более сложные логические схемы.
Как известно быстродействие МОП транзисторов в первую очередь
ограничивается большой входной емкостью затвор-исток (подложка). Уменьшение
геометрических размеров приборов (площади затвора и длины канала) при
увеличении степени интеграции увеличивает граничную частоту.
Статические запоминающие устройства
Элементарной ячейкой статического ОЗУ с произвольной выборкой является
триггер на транзисторах Т1-Т4 (рис. 12) с ключами Т5-Т8 для доступа к шине
данных. Причем Т1-Т2 - это нагрузки а Т3-Т4 - нормально закрытые элементы.
Рис. 12. Ячейка статического ОЗУ.
Сопротивление элементов Т1-Т2 легко регулируется в процессе изготовления
транзистора путем подгонки порогового напряжения при легировании
поликремниевого затвора методом ионной имплантации. Количество транзисторов
(6 или 8) на ячейку зависит от логической организации памяти
микропроцессорной системы.
Пример структуры ЗУ в которой кроме накопителя -(НК) представлены
элементы обрамления в виде дешифраторов строки (ДшХ) и столбца (ДшУ)
устройства управления (УУ) усилителей записи (УЗ) и считывания (УС)
приведен па рис.13. В таком виде структура наиболее полно соответствует
статическому ОЗУ с матричным накопителем. При словарной организации
накопителя для обращения к отдельным разрядам строки могут включаться
дополнительные мультиплексоры и демультиплексоры. В динамических ОЗУ должны
быть введены элементы регенерации в ППЗУ и РПЗУ элементы записи заменяются
элементами программирования. В структуре на рис.13 на основе двоичного кода
адресной шины А с помощью дешифраторов формируются разрешающие сигналы по
одной строке и одному столбцу накопителя определяя адресованную ячейку.
Устройство управления задает режимы работы ЗУ в соответствии с комбинацией
сигналов CS и WRRD. Значение CS=1 соответствует невыбранному устройству.
При этом отсутствует прием информации по входу DI а выход D0 (если он
может принимать три состояния) находится в состоянии «Выключено». В этом
случае микросхема данного ЗУ работает в режиме хранения информации. Подача
сигнала CS=0 определяет выбор данной микросхемы для записи или считывания.
Информация со входа DI записывается в адресованную ячейку при WRRD = 0
считывается из адресованной ячейки при WRRD = 1. На рис.14 приведены
временные диаграммы поясняющие работу рассматриваемого ЗУ в различных
режимах. Сигнал CS играет роль синхросигнала определяющего начало записи
или считывания информации. К моменту установления разрешающего значения
этого сигнала должны быть сформированы требуемые значения остальных
сигналов (А WRRD DI). С помощью диаграмм удобно задавать временные
параметры ЗУ. В данном случае показано время цикла записи tcv(WR)
Динамические запоминающие устройства
В отличие от статических ЗУ которые хранят информацию пока включено
питание в динамических ЗУ необходима постоянная регенерация информации
однако при этом для хранения одного бита в ДОЗУ нужны всего 1-2
транзистора и накопительный конденсатор (рис. 15. Такие схемы более
Рис. 15 Запоминающая ячейка динамического ОЗУ.
Рис. 16 Конструкция ячейки ДОЗУ (см. рис. 15 слева). Снизу представлен
разрез схемы по линии А-А.
Естественно что в микросхеме динамического ОЗУ есть один или
несколько тактовых генераторов и логическая схема для восстановления
информационного заряда стекающего с конденсатора. Это несколько
утяжеляет" конструкцию ИМС.
При построении оперативной памяти МП-системы применяются микросхемы ЗУ
большой емкости (порядка десятков Кбит). При этом широко используется
динамический способ хранения информации что позволяет применять более
простые ЗЭ. Из-за достаточно жестких ограничений по числу выводов
практикуется передача адресной информации по частям (обычно вначале адреса
строк затем адреса столбцов). По этой же причине микросхема часто
предназначается для хранения одного разряда всех чисел который выделяется
в процессе обращения ко всей строке накопителя. На рис. 17 едставлена
типовая структура микросхемы динамического ОЗУ предназначенной для
хранения MN одноразрядных чисел. Адреса чисел задаются (т+ п) -разрядным
кодом причем одна часть адресует строки другая — столбцы накопителя.
Адреса строк и столбцов подаются по одним и тем же выводам микросхемы в два
приема. Режимы работы задаются комбинацией сигналов CAS RAS WRRD
подаваемой на устройство. Первые два из них определяют обращение к
микросхеме с целью записи считывания и регенерации. Поступление по шине А
m-разрядного кода строки фиксируется в регистре адреса РгА по разрешающему
значению сигнала RAS (логический нуль). При этом с помощью дешифратора
строк (ДшХ) обеспечивается выборка одной из М строк накопителя. При
отсутствии разрешающего значения сигнала CAS (также логический нуль) за
достаточно короткое время будет произведена регенерация строки. Она
предусматривает передачу информации из всех ЗЭ адресованной строки в N
двунаправленных усилителей (У) с последующей записью информации в те же ЗЭ.
Таким образом формируя на адресной шине последовательность адресов строк и
передавая в ЗУ эти адреса с помощью сигнала RAS = 0 можно за М тактов
обеспечить полную регенерацию. Это время не должно превышать 2 мс.
Для обращения к определенному ЗЭ с целью записи или считывания
информации нужно после адресации строки сформировать на шипе А n-разрядный
адрес столбца. Этот код по сигналу СЛ5=0 с помощью дешифратора столбцов
(ДшУ) обеспечит выбор одного из N вунаправленных усилителей. При этом режим
работы (запись или считывание) будет определяться значением сигнала WRRD
который присутствует к моменту формирования значения CAS = 0. Если WRRD=1
то будет иметь место считывание информации из адресованного ЗЭ с передачей
через выходной буферный усилитель на выход D0. При WRRD=0 будет
произведена запись информации присутствующей на входе DI. Временные
диаграммы поясняющие режим работы приведены на рис. 18. Время цикла
считывания tcY(RD) и записи tcr(vR) задается сигналом RAS.
Чаще всего и СОЗУ и ДОЗУ выполнены в виде ЗУ с произвольной выборкой
которые имеют ряд преимуществ перед ЗУ с последовательным доступом.
Микросхемы памяти в составе микропроцессорной системы
Для сравнения на рис. 19 показана конструкция ППЗУ с ультрафиолетовым
(УФ) стиранием на МНОП-структурах с организацией представления информации
Рис. 19. Микросхемы ОЗУ (К573РУ9) и ППЗУ (К573РФ5) в составе
На рис. 19 представлено взаимодействие К573РФ2(5) и К573РУ9 имеющих
одинаковую организацию 2Кx8 с системной магистралью. Байт данных с шины
данных (линии D0-D7) считывается (или записывается) по адресу
выставленному на шине адреса (линии A0-A10). Естественно число адресуемых
ячеек составляет 211=800h=2048. Микросхема-дешифратор К555ИД7 посредством
сигнала CS# (выбор кристалла) позволяет выбрать положение ИМС ЗУ в адресном
пространстве. Для данного случая это адреса 0000h-07FFh для ПЗУ(ROM) и
00h-0FFFh для ОЗУ(RAM). Низкий уровень сигналов управления MEMW# и MEMR#
активизирует процесс записи и чтения соответственно. Напомним что запись
информации в данную ИМС ППЗУ возможен только вне микропроцессорной системы
в специальном программаторе после УФ стирания путем подачи достаточно
высокого напряжения на вход PG.
УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ ЯЧЕЙКИ ПАМЯТИ (СЛОВА)
Если требуется хранить данные размером в n-бит а длина слова ячейки
памяти m-бит (n>m) то прибегают к наращиванию длины слова. Делается это
путем объединения nm - микросхем в группы причем все одноименные входы
кроме информационных соединяются между собой. Например если требуется
динамическая память емкостью 256K с длиной слова равной байту то
необходимо объединить 8 1 = 8 микросхем типа 565РУ7 как это показано на
На рисунке девять линий адреса показаны в виде шины - т.е. группы
проводников объединенных по функциональному признаку.
УВЕЛИЧЕНИЕ КОЛИЧЕСТВА ЯЧЕЕК ПАМЯТИ
Увеличение адресного пространства ЗУ в 2k раз требует столько же
микросхем памяти и "k" дополнительных линий адреса к уже имеющимся
n"линиям An+k-1 . .An+0 An-1 An-2 A1 A0. Дополнительные адресные
линии An+k-1 .. An+0 должны разбивать требуемое адресное поле на 2k
неперекрывающихся интервалов покрываемых объемом памяти каждой отдельной
микросхемы. Для решения этой задачи требуется дополнительный дешифратор "k
в 2k". Например если нужен блок ПЗУ емкостью 2K*4 то потребуется 8
микросхем 256*4 типа 541РТ1 и один дешифратор "3 в 8" как показано на рис.
Одноименные j- е выходы микросхем с открытым коллектором соединены с
общим нагрузочным резистором Rj. Три старших дополнительных бита адреса
A10A9A8 выбирают одну из восьми микросхем а восемь младших бит адреса
выводят содержимое одной из 256-ти ячеек памяти на шину данных (ШД).Пусть
на шину адреса (ША) поступил код A10..A0 = 11000011010 = 61A. На всех
выходах дешифратора кроме шестого (A10..A8 = 110 =6) будет высокий
уровень. Нулевой сигнал ~Y6 = 0 на входе ~OE1 шестой микросхемы разрешит
прохождение записанной информации на выходы а код 1 1010 = 1A(HEX) =
(DEC) на адресных входах A7..A0 извлечет содержимое 26-ой ЯП и поместит
его на четыре линии шины данных (ШД).
Особенностью метода является необходимость объединения по ИЛИ(И)
одноименных выходов микросхем. Это можно выполнить или подключением
одноименных выходов к 2n- входовым схемам ИЛИ(И) для каждого разряда или
выполнять выходные структуры микросхем памяти по схеме допускающей
монтажное И(ИЛИ) с открытым коллектором или с третьим состоянием что
целесообразней. По этой причине все микросхемы памяти выпускаются с такими
Регистровые ОЗУ (RG)

РИС. 3.dwg

Схема (а) структура (без схемы защиты по входу) (б) статическиеnхарактеристики [ в - передаточная (U = 5-10 В) г- входная; д - выходная (U = 5-10 В)] инвертора КМДП-типа.