Адаптер программного обмена

Содержание..doc

Структурная схема адаптера программного обмена 3
Выбор и проектирование узлов адаптера программного
1Выбор приемопередатчика 5
2Выбор и проектирование дешифратора адреса 6
3Выбор и проектирование дешифратора управляющего сигнала 7
4Выбор регистра вывода 10
5Выбор регистра ввода 11
6Выбор регистра управления 12
7Выбор триггера состояния 14
Проверка согласования сигналов по уровню и
нагрузочной способности. 15
Список использованных источников 16
Приложение А. Перечень элементов 17
Приложение Б. Принципиальная схема устройства 18

Чертеж111.cdw

Адаптер программного обмена
схема электрическая принципиальная

отчет2003.doc

В данном курсовом проекте решается задача проектирования адаптера программного обмера по заданной структурной схеме.
Адаптер – средство сопряжения некоторого периферийного устройства с шиной микропроцессорной системы. В качестве периферийного устройства может быть использован специализированный вычислитель (аппаратурная подпрограмма ) например определяющий значение функции по начальному аргумента хранящегося а регистре вывода или многоканальный АЦП для выбора одного из аналоговых каналов измеряемых величин.
Адаптер программного обмена может обеспечивать безусловный условный обмен и обмен с прерыванием.
Оптимизация проектирования используемых микросхем состоит в том что следует использовать такие элементы чтобы их параметры обеспечивали максимальную эффективность устройства по заданным характеристикам.
Структурная схема адаптера программного обмена и ее описание.
Рис.1 Структуроная схема адаптера программного обмена
Диаграммы принципа работы устройств.
Рис.2 Диаграмма вывода данных
Рис 3. Диаграмма запуска периферийного устройства.
С шины микропроцессорной системы на внутреннюю шину адаптера поступают данные адрес сигнал чтения и записи
Рис.3 Диаграмма ввода данных
Адаптер программного обмена состоит из системной шины предназначенная для обеспечения передачи данных между периферийным устройством и центральным процессором. Шина обеспечивает возможность отображения 8- или 16- битных регистров на пространство ввода-вывода. Она включает в себя шину данных шину адреса шину управления; блок стандартного сопряжения в которую входят такие устройства как приемопередатчик дешифратор адреса дешифратор управляющего сигнала; и нестандартный блок состоящий из регистра ввода регистра вывода регистра управления триггера состояния и периферийного устройства.
Периферийное устройство вырабатывает сигнал стробирования который обеспечивает разрешение на ввод данных и изменяет сигнал триггера состояния. Это состояние может быть опрошено в любой момент и в этом случае на приемопередатчике вырабатывается сигнал Т=0. Процессор выдает адрес младший бит которого поступает на дешифратор управляющего сигнала вырабатывается сигнал чтения регистра ввода и данные поступают в процессор.
Выбор и проектирование элементов и узлов адаптера программного обмена.
1. Выбор приемопередатчика.
Приемопередатчик – устройство для двунаправленной передачи данных.
В соответствии с техническим заданием в схеме адаптера должен использоваться 8 - разрядный приемопередатчик обеспечивающий изменение направлении передачи информации от процессора к периферийному устройству и обратно. На основе данных требований был выбран приемопередатчик серии ТТЛ 555АП6 условное графическое изображение которого приведено на рисунке 4.
Рисунок 4. Приемопередатчика 555АП6
Приемопередатчик обеспечивает изменение направления передачи информации.
На вход задания направления передачи данных Т приемопередатчика с шины управления поступает сигнал чтения IOR а на вход разрешения передачи данных - сигнал выбора SEL.
Назначение выводов: 1- задает направление передачи данных; 2- вход информационный DА0; 3- вход DА1; 4- вход DА2; 5- вход DА3; 6- вход DА4; 7-вход DА5; 8- вход DА6; 9- вход DА7; 10-общий; 11- выход 12- выход 13- выход 14- выход 15- выход 16- выход 17- выход 18 выход 19- вход инверсный разрешает работу ИС; 20-напряжение питания.
2 Проектирование дешифратора адреса
На основе технического задания дешифратор адреса должен быть реализован на базе микросхем ЛА2 и ЛН1. Это логические элементы серии ТТЛ обладающие характеристиками представленные в таблице 2.
Время задержки макс.нс
Рисунок 5. Дешифратор адреса.
Дешифратор адреса предназначен для обнаружения адреса периферийного устройства.
Базовый адрес порта Рвыв =3D0h который должен распознать ДША в двоичном представлении имеет вид .
На вход дешифратора подаются сигналы соответствующие базовому адресу порта Рвыв обозначенные A0 A9. Из них А0 А1-адресация регистров А2-А9-базовый адрес. На входы 1-5 микросхемы логического элемента 555ЛА2 подаются разряды А4А6А7А8А9 на входы 61112-разряды
3 Выбор и проектирование дешифратора управляющего сигнала.
В соответствии с техническим заданием дешифратор управляющего сигнала должен быть разработан на базе микросхемы ЛА1 серии ТТЛ.
Требованиям технического задания удовлетворяет микросхема элемент 155ЛА1 который состоит из 2 логических элементов 4И-НЕ характеристики которой описаны в таблице .
Принцип образования сигналов управления.
Возможные режимы работы ДШ УС
На входы ДШ УС с шины адреса подаются сигналы адресации регистров А0 А1. Согласно таблице 6 некоторые из сигналов подаются с инверсией поэтому в схеме дешифратора используются логические элементы НЕ.
Для подачи сигналов А0А1 с инверсией необходимо включить в схему логический элемент НЕ. Выбрана микросхема серии ТТЛ с одним входом 155ЛН1реализующая функцию НЕ×6 . С шины управления подаются сигналы IOR -сигнал чтения данных из устройств ввода-вывода и IOW – сигнал записи данных в устройства ввода-вывода. Для их подачи согласно таблице образования сигналов управления необходимо использовать логический элемент И с двумя входами. Выбрана микросхема 155ЛИ1реализующая функцию 2И×4.
Рисунок 6. Схема реализации дешифратора управляющего сигнала
Дешифратор управляющего сигнала предназначен для определения управляющих сигналов для всех устройств нестандартного блока - регистра ввода регистра вывода триггера состояния и регистра управления.
4. Выбор регистра вывода.
В соответствии с техническим заданием требуется использовать 8-разрядный синхронный регистр памяти ТТЛ серии с возможностью чтения и записи информации в регистр.
Этим требованиям соответствует выбранный регистр 555ИР35 это 8-разрядный регистр памяти выполненный на 8 DR-триггерах.
Рисунок 7. Регистр 555ИР35
Данный регистр предназначен для хранения двоичной информации небольшого объема в течение короткого промежутка времени и представляет собой набор синхронных триггеров каждый из которых хранит один разряд двоичного числа. Ввод (запись загрузка) и вывод (считывание) информации производится одновременно во всех разрядах параллельным кодом. Запись обеспечивается тактовым импульсом. С приходом очередного тактового импульса происходит обновление записанной информации.
Назначение выводов: 1- вход инверсный «сброс» R ; 2- выход 3-вход информационный 4- вход 5- выход 6-выход 7-вход 8- вход 9- выход 10-общий; 11-вход синхронизации С; 12- выход 13- вход 14- вход 15- выход 16-выход 17-вход 18- вход 19- выход 20-напряжение питания.
Считывание может производиться в прямом или в обратном коде (в последнем случае - с инверсных выходов).
5 Выбор регистра ввода .
В соответствии с техническим заданием требуется использовать 8-разрядный регистр памяти ТТЛ серии c возможностью чтении информации. Должны присутствовать вход для подачи тактовых импульсов и вход стробирования. В соответствии с требованиями выбран регистр 555ИР23-8-разрядный регистр памяти выполненный на D- триггерах.
Рирунок 8. Регистр ввода 555ИР23
Количество триггеров
Назначение выводов: 1- вход инверсный разрешения выхода; 2- выход 3-вход информационный 4- вход 5- выход 6-выход 7-вход 8- вход 9- выход 10-общий; 11-вход синхронизации С; 12- выход 13- вход 14- вход 15- выход 16-выход 17-вход 18- вход 19- выход 20-напряжение питания.
6 Выбор регистра управления.
В соответствии с техническим заданием требуется использовать 8-разрядный регистр управления серии ТТЛ обеспечивающий возможность записи и чтения информации. Спроектируем регистр управления на базе двух D триггеров 133ТМ2 в одном корпусе c установочными входами R и S. Характеристики регистра приведены в таблице 6 .
Рисунок 9. Регитр управления 133 ТМ2.
Выработка сигналов пуска и прерывания
Назначение выводов: 113-инверсный вход установки «0» 2-вход 5-выход 7-общий 9-выход14-напряжение питания 311- вход синхронизации. 12-вход D2.6 -инверсный выход Q1 8--инверсный выход Q2.
Регистр управления предназначен дл выработки сигналов пуска и прерывания.
7Выбор триггера состояния.
В качестве триггера состояния выберем бистабильную запоминающую ячейку выполненную на базе микросхемы из двух логических элементов И-НЕ 155ЛА3 .
Рисунок 10. Триггер состояния.
Назначение выводов:14-входs S 25 – входы R 3- инверсный выход Q 6-инверсный выход не Qб 7-общий14 -напряжение питания.
Проверка согласования сигналов по уровню и нагрузочной способности.
Поскольку все элементы реализованы на транзисторно-транзисторной логике сигналы логической единицы – U1 и логического нуля – U0 имеют одинаковое значение для всех микросхем. Поэтому дополнительной проверки согласования сигналов не требуется.
В ходе работы был спроектирован адаптер программного обмена. осуществляющий сопряжение периферийного устройства с шиной микропроцессора согласно заданной функциональной схеме. Спроектированный адаптер может обеспечивать безусловный и условный программный обмен 8-битными данными благодаря выбору и проектированию всех элементов и узлов адаптеров соответствии с требованиями представленным в техническом задании.
Список использованных источников
Г. И. Пухальский Т. Я. Новосельцева. Цифровые устройства: Учебное пособие для втузов. – СПб.: «Политехника» 1996.
Г. И. Пухальский Т. Я. Новосельцева. Проектирование дискретных устройств на интегральных микросхемах. – Москва: «Радио и связь» 1990.
В. И. Зубчук В. П. Сигорский А. Н. Шкуров. Справочник по цифровой схемотехнике. – Киев: «Техника» 1990.
К. К. Александров Е. Г. Кузьмина. Электротехнические чертежи и схемы.-Москва: «МЭИ» 2004.